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搜索资源列表

  1. tcm_decode

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  2. TCM解码,VHDL代码,是我在工作中做的工程代码,时序稳定,里面有syn以及软判决的算法,经典-TCM decoder, VHDL code, yes, I do work in the project code, timing stability, There are syn and soft-decision algorithm, classic!
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:19718
    • 提供者:刘超
  1. fifo

    0下载:
  2. 这个是我自己写的同步fifo ,供大家参考学习-this the syn-fifo,including testbench
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:47967
    • 提供者:白桦
  1. syn-fifo-verilog

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  2. 用verilog语言写的同步FIFO设计源代码。-The source codes for syn-fifo using verilog language.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:100685
    • 提供者:runxin218
  1. goldendict.tar

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  2. GoldenDict 是一款不错的、与 StarDict(星际译王)类似的词典软件。它使用 WebKit 作为渲染核心,格式化、颜色、图像、链接等支持一应俱全;支持多种词典文件格式,包括 Babylon 的 .BGL 文件、StarDict 的 .ifo/.dict/.idx/.syn 文件、Dictd 的 .index/.dict(.dz) 文件、ABBYY Lingvo 的 .dsl/.lsa/.dat 文件;可查询 Wikipedia、Wiktionary 等基于 MediaWiki 的
  3. 所属分类:SCM

    • 发布日期:2017-05-12
    • 文件大小:2888291
    • 提供者:wuyin
  1. USB_SLAVE_700AN_RD

    0下载:
  2. 基于verilog 代码的USB2.0同步FIFO读代码-USB2.0 syn FIFO read
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:754
    • 提供者:austin
  1. lef2fram

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  2. tcl实现元件从lef文件到syn 的fram lib的转换-lef 2 fram
  3. 所属分类:Embeded Linux

    • 发布日期:2017-03-23
    • 文件大小:1082
    • 提供者:liuzhe
  1. 44317447-Vhdl-Sim-Syn

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  2. This document is meant to be an introduction to VHDL both as a simulation language and an input language for automatic logic synthesis. It is based on material originally prepared for the ASIC Design Laboratory taught at the University of Twente
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:109067
    • 提供者:phitoan
  1. syn-asyn-communication

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  2. PIC. C synchronous asynchronous communication examples
  3. 所属分类:SCM

    • 发布日期:2017-04-17
    • 文件大小:169259
    • 提供者:罗强
  1. SYN

    0下载:
  2. MCU PIC12C508 LED 跳变与渐变程序。
  3. 所属分类:SCM

    • 发布日期:2017-04-09
    • 文件大小:71229
    • 提供者:龙井山鹰
  1. BLDC-asyn-syn

    0下载:
  2. 异步电机 永磁同步,BLDC的模块化,函数化,小信号仿真-asynchronous、 synchron motor and BLDC’s model, function,and small signal simulation
  3. 所属分类:DSP program

    • 发布日期:2017-04-01
    • 文件大小:85159
    • 提供者:缓称王
  1. syn_fifo_use

    0下载:
  2. fpga 同步fifo调用 vhdl语言编写syn fifo use -synchronous fifo call fpga vhdl language syn fifo use
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:635940
    • 提供者:刘茂茂
  1. syn

    1下载:
  2. 载波同步的verilog代码,是新手学习同步的最佳选择,值得推荐。-Verilog code carrier synchronization, synchronization is the best choice for novices to learn, it is worth recommending.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-05-08
    • 文件大小:158720
    • 提供者:晨雾
  1. gpio-master

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  2. 基于WISHBONE总线接口的GPIO模块verilog代码实现,包含详细GPIO定义文档,testbench,RTL仿真与综合环境-WISHBONE interface to GPIO verilog code, GPIO define, RTL sim, syn
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:419382
    • 提供者:lv
  1. FPGA_AND_ASIC

    0下载:
  2. 首先要知道自己在干什么?数字电路(fpga/asic)设计就是逻辑电路的实现,这样子说太窄了,因为asic还有不少是模拟的,呵呵。我们这里只讨论数字电路设计。实际上就是如何把我们从课堂上学到的逻辑电路使用原理图(很少有人用这个拉),或者硬件描述语言(Verilog/VHDL)来实现,或许你觉得这太简单了,其实再复杂的设计也就是用逻辑门电路搭起来的。你学习逻辑电路的时候或许会为卡拉图,触发器状态推倒公式而感到迷惑,但是其实有一点可以放心的是,实际设计中只要求你懂得接口时序和功能就可以了,用不着那么
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-15
    • 文件大小:19456
    • 提供者:吕攀攀
  1. FIFO_RAM

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  2. 同步FIFO_RAM的设计及其testbench(8 bit SYN FIFO module fifo_v(clk,rst,wen,ren,full,empty,data,q);)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-19
    • 文件大小:3072
    • 提供者:炜仔mjw
  1. Syn-Buck CMC v1.0

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  2. 数字电源控制,PID算法,过欠压保护,远程输出电压监测等。(Digital power control, PID algorithm)
  3. 所属分类:DSP编程

    • 发布日期:2021-01-11
    • 文件大小:9445376
    • 提供者:Alisu
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