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3_3流水线
- 流水线作业练习，A、B机器处理作业1～5所需要的时间分别是『。。。。』『。。。。』，一台机器一次只能处理一个作业，一个作业只能由一台机器完成，求A、B完成所有作业的最短时间。-pipeline workbook, A, B machines handling a ~ 5 respectively, the time required is . . . . ]. . . . And one machine can handle only one time operation, an operati
流水线作业调度
- 按动态规划原理球解一类特定条件下的流水线调度问题的具体做法-according to the principles of dynamic programming ball a particular type of solution under the conditions of the pipeline scheduling problems, the specific way
CPU_use
- 使用VHDL语言编写的简单8位流水线CPU 它有六级流水功能，通过仿真 可以下载到实验箱，也有波形仿真-use VHDL to prepare a simple eight pipelined CPU it has six functional water, Simulation experiments can be downloaded to the box, a waveform simulation
lsxarrange
- 完成流水线安排问题的解决，具体问题描述如下： 有m台不同的机器，n个不同的工件。每个工件有多道工序，每道工序由指定的机器在固定的时间内完成。一道工序一旦开始处理，就不能中断。每台机器一次只能处理一道工序。一个调度就是决定每台机器上工序的处理顺序，使得机器完成所有工件的时间最短。具体的，该问题就是要求在满足（1）、（2）两个约束条件的前提下，确定每台机器上工序的顺序，使加工的时间跨度（从开始加工到全部工件都加工完所需要的时间）达到最小。其中，（1）表示工件约束条件：对每个工件而言，机器对它的加
DM642asm_c
- 一个TIDM642DSP处理器测试程序，分别用C和ASM编写，ASM分别用10~6个循环实现，适宜学习流水线编程手段和熟悉汇编命令-a TIDM642DSP processor test procedures were used to prepare C and ASM. ASM respectively 10 ~ 6 cycling and appropriate learning tools and programming pipeline familiar with the compila
liushuixian
- 一个简单的算法设计程序，用C++编写，实现流水线的调度。-a simple algorithm design process, using C, the realization of the pipeline scheduling.
32_bit_cpu
- 两条5级的并行流水线，乘法器还有一个简单的中断系统（带一个中断管理的‘操作系统’吧），再加上一个编译器。 主要是说明一下CPU的设计方法，还有一些简单的模块例如加法器，乘法器
001
- 具有关机记忆功能的定时器程序，工厂生产流水线用。
VHDL语言100例(普通下载)
- VHDL语言100例 VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 第11例 七值逻辑线或分辨函数 第12例 转换函数 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器 第16例 目标选择器 第17例 奇偶校验器 第18例 映射单元库及其使用举 第19
plc产品在流水线上的测试与分检控制
- 基于plc产品在流水线上的测试与分检控制.mwp
dlx_verilog.rar
- 这是我个人写的DLX处理器流水线的Verilog代码，在ModelSim中仿真通过，并且在ISE中能综合！即可以下载到FPGA中运行指令，指令可以根据需要定义，也可和相应的编译器配合使用，这里给学习流水线和Verilog的朋友共享。,This is my personal wrote DLX pipeline processor Verilog code, adopted in the ModelSim simulation and can be integrated in the ISE! T
piso
- 本程序完成流水线并行提取等值面功能，采用VTK可视化程序开发包编写-This process is complete pipelined parallel isosurface extraction function, using VTK visualization program development package prepared
timu
- 单片机的。实现C51单片机的流水线功能。渐亮。逐亮逐灭-SCM. The realization of C51 Single-chip assembly line functions. Liang gradually. By Liang-by-out
cpudesheji
- CPUname是RISC处理器，采用普林斯顿体系结构，CPU与数据存储器间的通信使用Load/Store指令实现，数据存储采取统一的32位字长格式，32位定长指令，地址指令格式。使用专用数据通路结构，四级流水线，分为取指及译码，取数，运算，回写四步，拥有相关专用通路以解决数据相关问题,对跳转指令应用分支预测技术，使其不影响流水。-CPUname is a RISC processor, using the Princeton architecture, CPU and data memory,
quant_4x4
- x264标准下，4×4量化部分手动汇编语言改写，提供流水线安排-x264 Standard, 4 × 4 quantization part of manual assembly language to provide pipeline arrangements
DLX
- 模拟的汇编器，可对汇编代码进行汇编，然后模拟流水线执行汇编指令-Simulated assembler, assembly code can be compiled, and then simulate pipeline execution assembly instructions
compiler
- DLX流水线常用指令汇编器，内含R_type ALU指令和I_type ALU指令，是一个简化的汇编器-DLX pipline s compiler.
fg
- 根据流水线作业的原理，模拟饮料装配过程。-According to the principle of pipeline operations, simulated beverage assembly process.
multiplier_interface
- verilog 写的工程，是个基于流水线的乘法器-verilog write the works, is based on a pipelined multiplier
微机控制的饮料包装流水线
- 某饮料包装流水线，一个包装箱能装12瓶饮料，要求每通过12瓶流水线暂停5秒，等待封箱打包完毕，然后重新启动流水线继续装箱。设计饮料包装流水线的控制电路，要求具有产量统计功能（数量及每箱生产时的时间-年月日小时分），发光二极管显示流水线的状态（运行、故障、打包）。(A beverage packaging line, a packing box can hold 12 bottles of beverages, requiring 12 bottles per row through the su