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cpld_laser
- 用cpld开发的激光控制器的源码，已经是成型产品，希望对大家有用-cpld developed using laser controller source, it is already shaping products, we hope to useful
beipin_quartII
- 在FPGA或CPLD上实现的一中非常实用的倍频电路，只要输入频率高，精度就很高-the CPLD or FPGA to achieve a very practical frequency circuit, as long as the input frequency, on the high precision
pwm_VerilogHDLV1.1
- 本软件在CPLD上实现数字PWM控制，用Verilog HDL语言编写，在MAX ＰＬＵＳ ＩＩ调试成功，可用-the software on the CPLD digital PWM control, using Verilog HDL language, MAX PLUS II in debugging success can be
95108325
- 通过CPLD实现串行通信之VHDL语言，好看易懂-through CPLD serial communications VHDL, pretty easy to understand
cpld
- 一个好用的整数分频电路 保证你喜欢 能够实现对任意整数的分频电路设计-a handy integer frequency divider circuit assures you like to be able to achieve arbitrary integer frequency circuit design
shuma
- 7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。例6-1作为7段BCD码译码器的设计，输出信号LED7S的7位分别接如图6-1数码管的7个段，高位在左，低位在右。例如当LED7S输出为 \"1101101\" 时，数码管的7个段：g、f、e、d、c、b、a分
counter
- 基于CPLD的计数器 实现光纤测距，包含与单片机的时序控制 Verilog 实现 通过仿真
voice-cpld
- 在CPLD内实现声调和时间的控制，在LATTICE的ISPLEVER6.1下编译通过。可以修改定时时间进行声调的修改
qq2
- Xilinx FPGA(CPLD) 下载电缆 原理图 -Xilinx FPGA (CPLD) download cable schematics Xilinx FPGA (CPLD) download cable schematic
ADCCONVER
- 控制CPLD对AD7656进行采样，环境quartus-use the CPLD to control AD7656
6713_dsk_vhdl
- TI 6713DSK板的CPLD程序 PDF格式-TI 6713DSK board CPLD procedures PDF format
MAXII
- 功耗是前一代CPLD系列的十分之一――MAX II器件的动态功耗很低，所以运行功耗较低。MAX II系列功耗是低成本MAX 3000A系列的十分之一。-Power generation CPLD family of the former one-tenth- MAX II device' s dynamic power consumption is very low, so low-power operation. MAX II family of low-cost, power cons
liushuideng
- 用verilog实现流水灯，适合cpld平台, 已经仿真成功的-Lights to achieve water use verilog for cpld platform has been successful simulation
sram216
- SRAM IS61LVC12824,读写控制程序，用CPLD 95216设计-SRAM IS61LVC12824, read and write control procedures, with the design of CPLD 95216
cpld_key
- FPGA 实现独立式按键，每按一下数码管+1，数码管是静态显示
ABEL_instruction_book
- ABEL速成教程，用于使用ispLEVER环境开发CPLD的工作人员。 -ABEL Quick tutorial for using the ispLEVER environment to develop CPLD staff.
AD_DA
- dsp2407+cpld的实验版源程序中的ad_da输入转换源程序，其中引出的是16通道中的0和8通道。-dsp2407+ cpld experimental version of the source of ad_da input conversion source, which leads the 16-channel and 8 channel 0.
UART_RS232(verilog)
- /本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是：串口处于全双工工作
UART_RS232(VHDL)
- 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是：串口处于全双工工作状
CPLD
- 主要是用于实现FPGA的配置，其是通过CPLD来实现，CPLD作为配置控制器。-Is mainly used to implement FPGA configuration, which is achieved through the CPLD, CPLD as a configuration controller.