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simulink_labs
- This project allows you to learn communication systems in greater depth. It contains the Simulink files (*.mdl) which are block design files of various communication systems such as AM, DSB-SC, FM, PLL, Data Acquisition, Digital Data Transmission, PC
2009S3C2410init.S
- 2410Init.s包括了板子上电后的初始话，具体有几个步骤： 讲述S3C2410启动程序设计 1. 屏蔽所有中断，关看门狗。 2. 根据工作频率设置PLL寄存器 3. 初始化存储控制相关寄存器 4. 初始化各模式下的栈指针 5. 设置缺省中断处理函数 6. 将数据段拷贝到RAM中，将零初始化数据段清零 7. 跳转到C语言Main入口函数中-2410Init.s including the board after t
sanfenpin
- verilog 三分频 分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如altera 的PLL，Xilinx的DLL.来进行时钟的分频，倍频以及相移。-verilog-third of the frequency divider is a FPGA design, very high frequency of use, one of the basic design, although most of the designs in
PLL(MSP430_ADF4001_version)
- 这是基于MSP430的ADF4001模块的代码，对于参加电子设计大赛做锁相环模块的同学很有帮助。-This is based on the MSP430 ADF4001 module code, for participating in electronic design contest for students to do PLL module helpful.
program
- 锁相技术在测控、通信、数字信号处理等众多领域得到了广泛的应用。虚拟锁相环成为锁相环发展趋势之一，根据锁相环路的基本组成及原理，利用LabVIEW软件提供的强大的数值计算和信号分析等能力对锁相环进行设计。实验和仿真结果表明该软件锁相环具有较好的捕获和跟踪性能。利用软件实现的锁相环比硬件锁相环具有更好的灵活性和通用性，同时具有结构简单、参数设计灵活等优点。-Lock-in technique in many areas of monitoring and control, communication
PLL
- 设计一个LabVIEW的锁相环程序，实现频率跟踪。-LabVIEW program to design a phase-locked loop to achieve a frequency tracking.