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  1. ProgrammableClockGenerators_Chinese

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  2. 可编程时钟发生器及CYPRESS公司锁相环技术介绍,对硬件设计有参考价值!
  3. 所属分类:软件工程

    • 发布日期:2008-10-13
    • 文件大小:560108
    • 提供者:wangweimin76
  1. phase_test

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  2. 基于verilog的鉴相器设计,鉴相器是锁相环的一部分,功能是检测两个时钟是否同步-The phase detector based on verilog design, PLL phase detector is part of function is to test whether the two clock synchronization
  3. 所属分类:Document

    • 发布日期:2017-03-29
    • 文件大小:640
    • 提供者:林锋
  1. suoxianghuan

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  2. 在数据采集系统中,锁相环是一种非常有用的同步技术,因为通过锁相环,可以使得不同的数据采集板卡共享同一个采样时钟。-In the data acquisition system, the phase-locked loop is a very useful synchronization technology, because the adoption of phase-locked loop, you can make the different data acquisition boards
  3. 所属分类:Document

    • 发布日期:2017-04-11
    • 文件大小:1407
    • 提供者:hellen
  1. shuzi

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  2. 设计一个采用数字电路实现,对时,分,秒.数字显示的计时装置,周期为24小时,显示满刻度为23时59分59秒,并具有校时功能和报时功能的数字电子钟。电路主要采用中规模集成电路.本系统的设计电路由脉冲逻辑电路模块、时钟脉冲模块、时钟译码显示电路模块、整电报时模块、校时模块等部分组成。采用电池作电源,采用低功耗的芯片及液晶显示器,发生器使用石英晶振、计数振荡器CD4060及双D触发器74LS74,计数器采用同步双十进制计数器74LS160,锁存译码器是74LS248,整电报时电路用74LS74,74L
  3. 所属分类:Document

    • 发布日期:2017-03-30
    • 文件大小:449314
    • 提供者:张龙
  1. inipll

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  2. 在锁相环时钟频率切换过程中,只有当锁相环稳定后CPU才会切换到新的PLL设置。因此在设置完PLLCR后需要等待PLL稳定。PLL的切换时间大约等于131072个输入时钟周期。 -The PLL clock frequency switching process only when the phase-locked loop stable CPU will switch to the new PLL settings. After setting PLLCR need to wait for t
  3. 所属分类:File Formats

    • 发布日期:2017-04-04
    • 文件大小:6118
    • 提供者:邱静
  1. PLL-setting

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  2. FPGA中锁相环的具体设置方法,可以使系统时钟稳定-Setting method of fpga pll, it make system clock stable.
  3. 所属分类:software engineering

    • 发布日期:2017-11-20
    • 文件大小:477540
    • 提供者:wyf
  1. PLLExamples

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  2. 锁相环是指一种电路或者模块,它用于在通信的接收机中,其作用是对接收到的信号进行处理,并从其中提取某个时钟的相位信息。或者说,对于接收到的信号,仿制一个时钟信号,使得这两个信号从某种角度来看是同步的(或者说,相干的)。-received signal processing, and from which a clock extraction phase information
  3. 所属分类:software engineering

    • 发布日期:2017-12-03
    • 文件大小:7317
    • 提供者:李厚儒
  1. low-jitter-Clock-IC

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  2. 每个数码系统之所以正常准确工作的基础是其心脏 – 时钟序列的无误. 而用来产生时钟信号的资源有许多种: 系统主芯片输出时钟信号, 以MCU微处理器来产生时钟, 以成本较低的晶振来产生时钟信号, 但是还是有很多人不知道或不了解我们还有另外一个选择:用一个集成电路PPL(锁相环)时钟芯片.-Each of the digital system is the reason why the normal work accurately based on the its heart- clock sequ
  3. 所属分类:Project Design

    • 发布日期:2017-11-14
    • 文件大小:89853
    • 提供者:zenger
  1. aaa

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  2. 一种全数字时钟数据恢复电路的设计与实现,提出一种改进型超前滞后锁相环法的全数字时钟恢复算法,与同类电路比较,具有数据码率捕获范围宽、捕获时间短的优点。-Clock Date Recovery(CDR)circuit is a important part of data transmission equipment.For the burst data transmission,the traditional phase—lock loop can hardly achieve the re
  3. 所属分类:Project Design

    • 发布日期:2017-04-25
    • 文件大小:243313
    • 提供者:赵杰
  1. MT9042C

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  2. 时钟处理芯片资料,锁相环应用,E1时钟同步处理,7号信令时钟同步处理(Clock, PLL, E1, No. seven signaling)
  3. 所属分类:文章/文档

    • 发布日期:2018-04-21
    • 文件大小:112640
    • 提供者:bryanwuhm
  1. WM8731

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  2. 本书为WM8731音频解码芯片的详细资料,首先WM8731是WOLFSON公司推出的一款功能强大具有集成耳机驱动器的低功耗立体声编解码芯片,它支持16-32 位的数字音频输入字长和8kHz~ 96kHz 的采样率,同时WM8731集成一个片上时钟发生器,不需要独立的锁相环或者晶振处理。WM8731带有音频输入、麦克风输入和耳机输出功能,并且还拥有音量调节功能。
  3. 所属分类:其它文档

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