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搜索资源列表

  1. DDS

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  2. 基于FPGA的DDS的相位累加器详细介绍,是VHDL编程,利用quartus2平台.-Design of Direct digital synthesis Signal Generator

  3. 所属分类：Other systems

    • 发布日期：2017-04-02
    • 文件大小：381304
    • 提供者：高慧

  1. VHDL-DDS

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  2. 基于FPGA的DDS信号源设计，32位相位累加器，产生可调频率-FPGA-based DDS signal source design, 32-bit phase accumulator to generate tunable frequency

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-01
    • 文件大小：853
    • 提供者：春雷

  1. Signal

    1下载：
  2. 基于FPGA的DDS相位累加器，连接至存有波形数据的rom后再接至DA可以输出对应的波形(abcdefghijklmnopqrstuvwxyz)

  3. 所属分类：VHDL/FPGA/Verilog

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