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数字锁相环设计源程序
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input freque
数字锁相环
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input frequency (receive data), Fo (Q5) is the local output frequency.
发射部分采用锁相环式频率合成器技术
- 发射部分采用锁相环式频率合成器技术， MC145152和MC12022芯片组成锁相环，将载波频率精确锁定在35MHz，输出载波的稳定度达到4×10-5，准确度达到3×10-5，由变容二极管V149和集成压控振荡器芯片MC1648实现对载波的调频调制；末级功放选用三极管2SC1970，使其工作在丙类放大状态，提高了放大器的效率，输出功率达到设计要求。,Part of the launch phase-locked loop frequency synthesizer using technolog
PhaseNoise.rar
- 小数分频技术解决了锁相环频率合成器中的频率分辨率和转换时间的矛盾, 但是却引入了严重的相位噪声, 传统的相位补偿方法由于对Aö D 等数字器件的要求很高并具有滞后性实现难度较大。$2 调制器对噪声具有整形的功 能, 因而将多阶的$2 调制器用于小数分频合成器中可以很好地解决他的相位噪声的问题, 大大促进了小数分频技术的 发展和应用。文章最后给出了在GHz 量级上实现的这种新型小数分频合成器的应用电路, 并测得良好的相噪性能。,Fractional-N technology to s
DPLL
- 数字锁相环频率合成器的vhdl实现的源代码-Digital PLL Frequency Synthesizer vhdl source code to achieve
fq_div
- pll 的64倍频 锁相环技术用 实现倍频 从而达到对频率的分频-pll 64 multiplier PLL multiplier used to achieve so as to achieve the sub-band of frequencies
111
- 数字鉴相器,数字锁相环频率合成系统FPGA的实现,很有借鉴价值-Digital phase detector, digital PLL frequency synthesizer system FPGA realization of referential value
pll
- 关于数字锁相环方面的代码,觉得还可以，或许对大家有用-the code of the pll
shuzisuoxiang
- 数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用。与传统的模拟电路实现的PLL相比，DPLL具有精度高、不受温度和电压影响、环路带宽和中心频率编程可调、易于构建高阶锁相环等优点。-Digital phase-locked loop (DPLL) technology in digital communications, radio electronics, and many other fields has been extremely wide range of
chenggong1204
- 用单片机控制锁相环，倍频数由外设键盘输入，输了频率范围0.1KHZ到80KHZ-89C51+PLL
suoxianghuan
- 此为锁相环函数发生器 包括键盘扫描程序 频率显示程序 波形显示程序-This is the phase-locked function generators including the keyboard scanner frequency waveform display shows process procedures, etc.
Pllrrrr
- 锁相环（非科斯塔斯环） 对波动频率进行锁定，并且对信号进行解调。画图7个显示过程及参数-The phase locked loop(PLL),adjusts the phase of a local oscillator.the phase of the incoming signal is locked and the signal is demodulated show the process and references in 7 figures
simple_pll_3
- 简单的模拟锁相环仿真，基于simulink平台使本地震荡频率跟上接收到得频率-analog pll simulation,based on simulink
soniclean200812161411248509
- 这是一篇关于cmos锁相环频率合成器的文章-this is an article of cmos pll
PLL-Bible
- 本书是锁相环技术领域的经典著作，在前两版的基础上进行了大幅的改写和扩充。不仅对传统锁相技术重新进行了更深入的考察并增加了许多从未发表的新内容，反遇了近年来最新技术进展。本书的重点是讲解基本原理，同时详细介绍了频率捕获、电荷泵锁相环等热点应用问题。 本书主要适用于通信电子行业的工程技术人员以及高等院校相关专业师生。-Bible of phase locked loop technology
并网逆变器的程序电流环控制并有DA以及锁相部分
- 光伏逆变锁相环，使用DSP28335，实现频率跟踪，首先采样，然后PI，然后输出(Photovoltaic inverter PLL, using DSP28335, to achieve frequency tracking, first sampling, then PI, and then output)
PLL
- 一个基于二阶广义积分器的锁相环仿真模型，可以测得三相正弦信号的相位和频率(Phase-locked loop simulation model based on Nikai Hiroyoshi integrator)
锁相环频率合成
- 基于51单片机的锁相环频率合成器的设计。使用PLL集成芯片CD4046，可编程分频芯片CD4522（同MC14522），使用LCD1602显示，频率由按键输入。标准输入信号为1khz方波。(Design of PLL Frequency Synthesizer Based on 51 single chip microcomputer. Using PLL integrated chip CD4046, programmable frequency division chip CD4522 (M
PLL
- 测量三相交流电源的线电压，使用PLL跟踪其相位或者频率，对于锁相环的设计和学习，有一定的参考价值。(Measuring the line voltage of three-phase AC power supply and tracking its phase or frequency with PLL are of certain reference value for the design and learning of PLL.)
锁相环bpsk qpsk qam
- matlab锁相环程序 bpsk 含i路 q路信息数据和频率相位响应曲线