当前位置：
首页 资源下载
搜索资源 - cpu verilog design
搜索资源列表
-
1下载：
实现16位的cpu设计 内容使用verilog hdl实现，具体的实现步骤方法，都已经写到文档里面去了！,To achieve 16-bit design of the contents of the cpu using verilog hdl achieve, the specific methods to achieve these steps have already been written inside the document went to!
-
-
1下载：
Verilog-RISC CPU 代码
实现了简单的RISC cpu，可供初学者参考，学习硬件描述语言，及设计方法。该程序通过了modelsim仿真验证。
北航-Verilog-RISC CPU code to achieve a simple RISC cpu, a reference for beginners to learn the hardware descr iption language, and design methods. The procedure adopted
-
-
1下载：
采用Quatus II编译环境，使用Verilog HDL语言编写实现了五段流水线CPU。
能够完成以下二十二条指令（均不考虑虚拟地址和Cache，并且默认为小端方式）：
add rd,rs,rt addu rd,rs,rt addi rt,rs,imm addiu rt,rs,imm sub rd,rs,rt
subu rd,rs,rt nor rd,rs,rt xori rt,rs,imm clo rd,rs clz rd,rs
slt rd,rs,rt sltu rd,
-
-
1下载：
vhdl代码
使用quartus编译 cpu中 alu的设计 可作为课程设计的参考 此为16的运算器-VHDL code using Quartus compiler cpu in alu design of curriculum design can be used as a reference for this for 16 computing device
-
-
0下载：
or1200开源risc cpu的verilog描述实现，cpu源代码分析与芯片设计一书的源码-or1200 open source Verilog descr iption of the risc cpu realize, cpu source code analysis and chip design source book
-
-
0下载：
一个多周期CPU的完整设计，quartus平台，Verilog实现，内含实验报告，和详细的各模块功能表-Complete a multi-cycle CPU design, quartus platform, Verilog implementation, includes lab reports, and a detailed menu of each module
-
-
3下载：
第六章到第九章的代码
本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例
-
-
0下载：
用verilog设计一个简单的cpu系统-Verilog design with a simple cpu system
-
-
0下载：
Verilog MIPS design.
I found it somewhere on Internet and it is working :-Verilog MIPS design.
I found it somewhere on Internet and it is working :))))
-
-
0下载：
简单5级流水线CPU的verilog逻辑设计-Simple line 5 of the CPU logic design verilog
-
-
0下载：
verilog code for CPU design by Mohammad Hosseini.
-
-
0下载：
第十一章到第十三章的代码
本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个
-
-
1下载：
design cpu 16 bits by verilog HDL.
-
-
1下载：
计算机原理课程设计给予Verilog做的课题，丰富的指令支持，LOOP，TRAP、以及子程序调用等-Principles of curriculum design to do the computer issues a rich instruction support, LOOP, TRAP, and subroutine calls, etc.
-
-
0下载：
一个完整的流水CPU设计，quartus平台，Verilog实现-CPU design a complete water, quartus platform, Verilog realization
-
-
0下载：
cpu design in verilog
-
-
0下载：
一个简单的CPU设计，支持add，sub，mvi，mv四条指令，用Verilog语言编写，在Quratus II上编译通过，仿真正确。-A simple CPU design, support add, sub, mvi, mv four instructions, with the Verilog language, compiled by the Quratus II, the simulation is correct.
-
-
0下载：
基于FPGA控制的ASIC CPU系统设计，全是用VERILOG代码编写，可以做加减乘除运算
-FPGA-based control ASIC CPU system design, all made with VERILOG code writing, arithmetic operations can be done
-
-
0下载：
设计兼容51的指令集的处理器架构
编写兼容51处理器的Verilog代码 仿真
验证测试处理器的功能和性能(The design includes a processor whose instruction set is compatible to the industrial standard 8051 and its FPGA implementation. Through the analysis of instructions, I determine the CPU inte
-
-
1下载：
CPU设计，已通过模拟，有需要的自行下载吧(CPU design has been simulated)
-
