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搜索资源列表

  1. CRC-Verilog

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  2. 此是进行循环冗余效验的Verilog编码,适合多种标准,如CRC16-this Cyclic Redundancy is well-tested Verilog code for a variety of criteria, such as CYXLIC REDUNDANCY
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3800
    • 提供者:藏瑞
  1. CRC.rar

    1下载:
  2. Verilog写的 CRC 编码 ,CRC code written in Verilog
  3. 所属分类:Crypt_Decrypt algrithms

    • 发布日期:2017-03-31
    • 文件大小:589
    • 提供者:孔祥
  1. crc7

    0下载:
  2. CRC计算模块,7位CRC计算。经过FPGA及IC平台验证。-CRC calculation module, 7 CRC calculation. Through the FPGA and IC platform for verification.
  3. 所属分类:Mathimatics-Numerical algorithms

    • 发布日期:2017-03-30
    • 文件大小:525
    • 提供者:liu
  1. crc_check

    0下载:
  2. CRC校验,包括crc8_4、crc12_4、crc16_8、crc32_8-CRC checksum, including crc8_4, crc12_4, crc16_8, crc32_8
  3. 所属分类:Communication

    • 发布日期:2017-03-24
    • 文件大小:4346
    • 提供者:wl
  1. crc

    0下载:
  2. 自己写的循环冗余校验,进行了仿真,整个工程都在!-Wrote it myself, cyclic redundancy check carried out a simulation, the whole project are in!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:435729
    • 提供者:
  1. A-PAINLESS-GUIDE-TO-CRC-ERROR-DETECTION-ALGORITHMS

    0下载:
  2. A PAINLESS GUIDE TO CRC ERROR DETECTION ALGORITHMS CRC校验理论与实践的经典教程,Ross写的。-A PAINLESS GUIDE TO CRC ERROR DETECTION ALGORITHMS CRC checksum of the classic theory and practice tutorials, Ross wrote.
  3. 所属分类:Crypt_Decrypt algrithms

    • 发布日期:2017-03-22
    • 文件大小:184368
    • 提供者:haoz
  1. source_verilog

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  2. verilog source crc criteria, such as CYXLIC REDUNDANCY -verilog source crc criteria, such as CYXLIC REDUNDANCY
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:265457
    • 提供者:plo
  1. crc

    0下载:
  2. 这是CRC字符串校验的源码,可对字符串校验后输出校验码-This is the CRC checksum of the source string can be output after the string checksum validation code
  3. 所属分类:Crypt_Decrypt algrithms

    • 发布日期:2017-04-17
    • 文件大小:195939
    • 提供者:ch
  1. crc16

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  2. 16bit CRC for 8bits data
  3. 所属分类:Crypt_Decrypt algrithms

    • 发布日期:2017-04-11
    • 文件大小:870
    • 提供者:苗淼
  1. crc

    0下载:
  2. CRC校验码的实现,校验码6位,寄存器串行实现方式,经项目实际验证正确-CRC Check Code realization Check 6, register serial ways, the right to verify the actual project
  3. 所属分类:Crypt_Decrypt algrithms

    • 发布日期:2017-04-06
    • 文件大小:513
    • 提供者:fang
  1. CRC

    0下载:
  2. CRC和线性码程序 可能对初级学习有用 希望能够好好利用-CRC
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-03-28
    • 文件大小:31208
    • 提供者:黄金刚
  1. crc

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  2. CRC-16 VHDL Source Code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-12-06
    • 文件大小:164567
    • 提供者:kobin
  1. crc_verilog_xilinx

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  2. CRC,对于研究通信的有重要意义.利用VERILOG实现8位,16位等CRC原理,-CRC, the study of communication are important. VERILOG to achieve the use of 8, 16, such as CRC principle,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:10701
    • 提供者:
  1. CRC

    0下载:
  2. 详细介绍了循环冗余校验CRC(Cyclic Redundancy Check)的差错控制原理及其算法实 现。-Details of Cyclic Redundancy Check CRC (Cyclic Redundancy Check) theory and the error control algorithm.
  3. 所属分类:Communication

    • 发布日期:2017-03-28
    • 文件大小:106406
    • 提供者:elunlang2000
  1. crc

    1下载:
  2. verilog crc source code
  3. 所属分类:Other systems

    • 发布日期:2017-04-01
    • 文件大小:1211
    • 提供者:aa45646
  1. crc-gen

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  2. CRC Generator is a command-line application that generates Verilog or VHDL code for CRC of any data width between 1 and 1024 and polynomial width between 1 and 1024. The code is written in C and is cross-platform compatible
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-22
    • 文件大小:60012
    • 提供者:badfox
  1. CRC-Generator-for-Verilog-or-VHDL

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  2. CRC Generator for Verilog or VHDL-CRC Generator for Verilog or VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:2694
    • 提供者:wz
  1. crc

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  2. CRC编程源程序,使用Verilog硬件编程语言进行编程-CRC program source code, Verilog hardware programming language used to program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:539
    • 提供者:zhaoyf
  1. crc

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  2. For implementing the CRC in verilog or VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:100500
    • 提供者:test
  1. CRC

    0下载:
  2. crc校验的程序,关于crc的校验程序,8位转化为8位的并行算法,使用verilog编写的(crc search .12bit_4bit,8_8bit,and16 bit_8bit,32bit_8bit progranming by verilog languages,is very good. I think is correct)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-24
    • 文件大小:6144
    • 提供者:penjin5
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