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  1. Altera_DDR_controller_core

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  2. Altera DDR SDRAM控制器完整Verilog代码包，包括Verilog源代码，Doc说明文档，仿真DDR芯片模型，仿真testbench等-Altera DDR SDRAM Controller. Verilog source codes, descr iption documents, DDR verilog model and simulation testbench are all included.

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2016-01-26
    • 文件大小：752640
    • 提供者：沈志
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