CDN加速镜像 | 设为首页 | 加入收藏夹
登陆 | 会员注册
当前位置： 首页 资源下载 搜索资源 - mdio verilog

搜索资源列表

  1. mdio

    0下载：
  2. MDIO verilog RTL代码，SOC可以通过MDIO接口来访问外部PHY等慢速外设-MDIO verilog RTL code

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2016-01-27
    • 文件大小：4096
    • 提供者：dingyy

  1. mdio

    0下载：
  2. cpu与phy通信，让cpu能读写phy芯片，实现通信-cpu communication with phy

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-26
    • 文件大小：2255
    • 提供者：sushaogang

  1. mdio_slave

    0下载：
  2. It s VERILOG (not VHDL) code for mdio slave

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-08
    • 文件大小：2578
    • 提供者：Andrei

  1. MDIO

    0下载：
  2. 网络PHY88E1111的 寄存器 通讯协议的 verilog描述 能实现 lookback 能读出PHY的资料-The register communication protocol Verilog descr iption of the network PHY88E1111 lookback can read the PHY data

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-10-30
    • 文件大小：1325
    • 提供者：tianfuhe

  1. mdio_mdc

    1下载：
  2. mdio verilog 实现-mdio verilog coding

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-12
    • 文件大小：1293
    • 提供者：玄烨

  1. MDIO_CONTROL

    1下载：
  2. FPGA，verilog语言实现MDIO接口代码，经过实际验证，可放心参考-FPGA, verilog language MDIO interface code, field-proven, reference can be assured

  3. 所属分类：Other systems

    • 发布日期：2017-04-12
    • 文件大小：1315
    • 提供者：

  1. udp_send1

    1下载：
  2. 基于FPGA的UDP硬件协议栈， 全部用SystemVerilog写的，不需CPU参与，包括独立的MAC模块。 支持外部phy的配置，支持GMII和RGMII模式。 以下是接口 input clk50, input rst_n, /////////////////////// //interface to user module input [7:0] wr_data, input wr_clk, input wr_en, output

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-30
    • 文件大小：53564
    • 提供者：qiubin
搜珍网 www.dssz.com