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搜索资源 - project on verilog code
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利用verilog语言实现对AD0819的模数转换控制，源代码工程文件-Verilog language used on the AD0819' s ADC control, source code project files
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自己做IC课程设计的成果，用Verilog语言进行编写的。
主要是基于IEEE802.3的交织和解交织。中间可能有在解交织的时候，信号有一些移位，最初编写的时候自己没有发现，注意用的时候改正下。
还有是一些的实际项目中的代码，很具有参考价值-These are our IC design curriculum outcome, written with Verilog language. It is mainly about the interleave and deinterle
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I got my semester project on IMPLEMENTATION OF 32 BIT MIPS processor and implementation on XILINX spartan 3e.i made thys code on verilog and includes LCD interfacing with the kit
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基于并行分布式算法的高速Fir滤波器的设计代码，采用Verilog编写，压缩包为quartus II编译过的工程代码-Parallel and distributed algorithms based on a high-speed Fir filter design code, Verilog prepared, compressed package for the quartus II compiled project code
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基于xilinx virtex5的猜数游戏+LCD显示设计，包含完整的ISE工程文件，代码全部用verilog编写，有说明文档。-Based on xilinx virtex5， the guessing game plus LCD display design, including complete ISE project file, all code written in verilog, documents.
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This project used code verilog to load on Kit Xilinx Spartan 3A. Wireless Sensor Nodes Processor Architecture and Design.I prefered on the internet
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Verilog code for a pseudo random number generator using linear shift registers. Implemented on Basys2 with Xilinx. Project report also is included.
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Verilog 实现的 UART串口读写控制核 参数化校验、时钟设置，完整工程（xilinx），包括文档、源码等。供学习参考，希望大家上传自己代码，共同提高，打倒小日本。-Verilog implementation of the UART serial port to read and write control nuclear parametric check, clock setting, complete project (Xilinx), including documentation
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基于Verilog的FIR滤波器的设计，该代码包含完整的工程，可以利用quartus软件直接运行-Design of FIR filter based on Verilog, the code contains a complete project, can use quartus software to run directly
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基于verilog的1588V2协议的fpga实现，目前项目通用代码，供大家参考-Based on verilog 1588 v2 fpga implementation of the agreement, the project general code, for your reference
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基于iCore3开发板的FSMC的驱动，含有FPGA的verilog语言以及STM32F407的FSMC的驱动例程-FSMC example project based on iCore3 develop board, including the verilog source code and fsmc driver source code.
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TinyCPU源码,使用Verilog编写的资源占用极少的CPU。Quartus工程，可跑在Altera MAXII CPLD上,也很方便移植到其他FPGA上。CPU使用200个逻辑单元，外设(SPI,LCD等)使用180个逻辑单元。
内含汇编编译器源码(VC2008)，可编译CPU对应的汇编文件。-The sourcecode of TinyCPU, which only consumed very few logical cells, written by Verilog. It is
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至简设计法--VGA显示矩形
工程说明
本工程VGA显示要求：在显示屏边缘上显示一个红色边框（边框宽为20像素），在屏幕的中央显示一个绿色矩形（矩形长为150像素，高为100像素）。
案例补充说明
本设计的VGA图像显示是基于FPGA实现的，采用了Verilog HDL语言编写，再加上有明德扬的至简设计法作为技术支撑，可使程序代码简洁且执行效率高。(the minimalist design, --VGA shows rectangles
Engineering descr iption
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