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搜索资源列表

  1. Altera_DDR_controller_core

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  2. Altera DDR SDRAM控制器完整Verilog代码包，包括Verilog源代码，Doc说明文档，仿真DDR芯片模型，仿真testbench等-Altera DDR SDRAM Controller. Verilog source codes, descr iption documents, DDR verilog model and simulation testbench are all included.

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2016-01-26
    • 文件大小：752640
    • 提供者：沈志

  1. verilog_sdram_controller_testbench

    0下载：
  2. SDRAM 控制器 ，Verilog版本的，带有完整的SDRAM 仿真模型，testbench等，能够实际使用，并且利于学习-The SDRAM controller is designed for the Virtex V300bg432-6. It s simulated with Micron SDRAM models. The design is verified with backannotated simulation at 125MHz

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-27
    • 文件大小：309164
    • 提供者：严刚

  1. dab1814114c3

    0下载：
  2. 此為採用ALTERA所做的DDR 控制器(verilog)- File/Directory Descr iption ============================================================================= \doc DDR SDRAM reference design documentation \model Contains the verilog SDRAM model \route

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-11-14
    • 文件大小：880322
    • 提供者：李志偉

  1. sdram_5

    0下载：
  2. SDRAM的verilog描述，包含顶层设计，测试平台代码，精确描述-SDRAM is verilog descr iption, including top-level design, testbench code, an accurate descr iption of

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-15
    • 文件大小：6160
    • 提供者：micheal zhang
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