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搜索资源列表

  1. DE2.rar

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  2. 使用 DE2板制作的多功能数字钟,含有选择功能,秒表,电子表,闹钟,用7-segment LED液晶显示,可以通过LCD看当时状态 附有仿真波形,-Clk_Div,- Mode_Select,-Watch,-stop_watch,-Lcd_Module,-Total_Out source code,Simulation waveform
  3. 所属分类:assembly language

    • 发布日期:2017-05-14
    • 文件大小:3694635
    • 提供者:赵香君
  1. part2

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  2. Implement a 3-digit BCD counter. Display the contents of the counter on the 7-segment displays, HEX2− 0. Derive a control signal, from the 50-MHz clock signal provided on the DE2 board, to increment the contents of the counter at one-se
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:553387
    • 提供者:echo
  1. Verilog_UDP

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  2. 辛辛苦苦找到的UDP的资料,在verilog中UDP指的是用户定义的原语。比如说大家有时候会见到“primitive...table...endtable...endendprimitive”这样的代码段,在书上只能找到大概的解释。到网上查的话又老是跟TCP/IP的UDP冲突。所以特地搜集到了这个东西,希望能帮助大家解决“用户原语”相关的问题。-UDP hard to find the information in verilog in the UDP refers to the user-de
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:125643
    • 提供者:龙也
  1. CLOCK

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  2. 文通过ALTERA公司的quartus II软件,用Verilog HDL语言完成多功能数字钟的设计。主要完成的功能为:计时功能,24小时制计时显示;通过七段数码管动态显示时间;校时设置功能,可分别设置时、分、秒;跑表的启动、停止 、保持显示和清除。-Through the ALTERA company quartus II software, using Verilog HDL language to complete the design of multi-function digital
  3. 所属分类:Other systems

    • 发布日期:2017-03-22
    • 文件大小:182531
    • 提供者:张保平
  1. VHDL

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  2. 7段数码管译码器和8421码十进制计数器的程序-7 segment digital tube, and 8421 yards decimal decoder program counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-22
    • 文件大小:13320
    • 提供者:陈楚生
  1. shizhong

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  2. 用vhdl语言描述时钟的功能,并通过七段译码显示输出。-VHDL language used to describe the function of the clock and through the Seven-Segment display decoder output.
  3. 所属分类:Other windows programs

    • 发布日期:2017-04-01
    • 文件大小:67471
    • 提供者:wuyub
  1. demo

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  2. Flex chip implementation File: UP2FLEX JTAG jumper settings: down, down, up, up Input: Reset - FLEX_PB1 Input n - FLEX_SW switches 1 to 8 Output: Countdown - two 7-segment LEDs. Done light - decimal point on Digit1. Operati
  3. 所属分类:ARM-PowerPC-ColdFire-MIPS

    • 发布日期:2017-03-29
    • 文件大小:107491
    • 提供者:james
  1. sfs

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  2. DW 256 DUP(?) STACK1 ENDS DDATA SEGMENT MES1 DB The least number is:$ MES2 DB 0AH,0DH, The largest number is:$ NUMB DB 0D9H,07H,8BH,0C5H,0EBH,04H,9DH,0F9H DDATA ENDS CODE SEGMENT ASSUME CS:CODE,DS:DDATA START: MOV AX,DDAT
  3. 所属分类:Communication

    • 发布日期:2017-03-23
    • 文件大小:882
    • 提供者:张于
  1. freqm

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  2. a simple implementation of a frequency meter with the BCD-counter and the 7-segment LED display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:13084
    • 提供者:wangfeng
  1. 04_dynamic_hex2

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  2. This is 7-segment LED contoler in vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:7344
    • 提供者:darek
  1. VerilogHDL_code

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  2. 几个常用的接口实验的程序代码,用Verilog HDL语言编写的,包括七段数码管、拨码开关、蜂鸣器、矩阵键盘、串口、I2C、跑马灯等。-Some commonly used experimental procedures for the interface code, using Verilog HDL language, including Seven-Segment LED, DIP switch, buzzer, matrix keyboard, serial, I2C, marquees
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:1603267
    • 提供者:shsh
  1. miaobiao.RAR

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  2. 实验采用七段码LED设计(数码管),显示直观;采用定时器中断,计时更准确;功能齐全,可随时启动、停止、清零,后者智能化程度更高。-Seven-Segment LED code using the experimental design (digital control), visual display using timer interrupt, a more accurate time functions, may at any time to start, stop, cleared,
  3. 所属分类:SCM

    • 发布日期:2017-04-07
    • 文件大小:34047
    • 提供者:cuipinpin
  1. 7-segment

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  2. VHDL Design of BCD to 7-segment decoder using PROM
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:60544
    • 提供者:FATIMA
  1. rafal2

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  2. VHDL project for FPGA SPartan 3 using IseWebpack 10.1. This is an implemetation of FSM for testing 7 segment with dot point 4 digit LED display.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:941272
    • 提供者:nukom
  1. Seven-Segment-Decoder

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  2. 用VHDL语言在FPGA上实现将十进制bcd码转换成七段led显示码-FPGA using VHDL language to achieve will be converted to decimal bcd yards led seven segment display code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:533
    • 提供者:吴金通
  1. xq_Test7

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  2. VHDL语言编写一个BCD计数器并在七段显示数码管上显示的程序,实现了动态扫描,而且很好用-VHDL language a BCD counter and in the seven-segment display digital tube display process to achieve a dynamic scanning, and it just works
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:144040
    • 提供者:夏强
  1. 7segmentLED

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  2. 7段数码管显示源代码。基于VHDL语言,实现对7段数码管显示。-7 segment LED display source code. Based on the VHDL language, achieving seven segment LED display.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:3422
    • 提供者:xiaokun
  1. VHDL-3BCD

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  2. 3位BCD码的计数显示电路。BCD码计数电路从0计到9然后返回到0从新计数。3位BCD码计数器可以实现从0到999的十进制计数。要将计数过程用七段显示LED数码管显示出来,这里采用动态分时总线切换电路对数码管进行扫描,对数码管依次分时选中进行输出计数的个、十、百位的数据。-3 BCD code count display circuit. BCD code counting circuit count from 0 to 9 and then back to 0 from the new cou
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:55898
    • 提供者:will li
  1. Vhdl

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  2. GAME.vhdl, VGA.vhdl VGA module.vhdl seven segment.vhdl
  3. 所属分类:Project Design

    • 发布日期:2017-05-30
    • 文件大小:12253246
    • 提供者:Muzaffer
  1. 八位数码管的动态显示VHDL程序

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  2. 7段数码管动态显示程序,高频动态显示多位数(7 segment digital tube dynamic display program)
  3. 所属分类:其他

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