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搜索资源列表

  1. 树式除法型开方器VERILOG实现

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  2. 树式除法型开方器VERILOG实现,用于任意长度的无符号数的开方运算,Square root of the tree-type divider-type device to achieve VERILOG
  3. 所属分类:VHDL编程

    • 发布日期:2017-03-22
    • 文件大小:636
    • 提供者:神气
  1. DDS

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  2. 我们小组共了一个月做的DDS,程序核心用的是Verilog HDL,有仿真波形,输出正弦波,方波,及三角波,步进可调.频率范围1HZ--10MHZ-Our group for a month to do a total of DDS, the procedure is used in the core of Verilog HDL, there are simulation waveform, the output sine wave, square wave and triangular wa
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:117375
    • 提供者:tiancheng
  1. DDS

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  2. DDS文件夹内的程序,完成直接数字频率合成功能,有正弦,三角,方波三种波形,并能扫频. 可通过键盘操作设置频率参数和选择波形种类和控制运行. 由两部分组成,"C"文件夹内,是用于在 51 单片机上运行的 C语言程序, "Verilog"文件夹内,是用Verilog语言编写的 FPGA 程序.-DDS program folder, complete direct digital frequency synthesis function, sine, triangle, square
  3. 所属分类:SCM

    • 发布日期:2017-03-31
    • 文件大小:433160
    • 提供者:王金
  1. FINALWORK

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  2. 简易信号发生器 可产生正弦波、方波、三角波、锯齿波 周期可调 verilog-Simple signal generator can produce sine, square, triangle wave, sawtooth-cycle adjustable verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:577
    • 提供者:tank tan
  1. sgs32

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  2. Verlog HDL 写得一款32路方波发生器,例子是4路可以自己加,相位可调,频率可调,占空比可调。具体参见readme.doc.此处只提供了源码包含顶层模块sgs32.v 子模块dds.v和pll设置模块altp.v及波形驱动文件-Verlog HDL write a 32 square-wave generator, for example, is able to add 4-way, phase adjustable, adjustable frequency, adjustable d
  3. 所属分类:SCM

    • 发布日期:2017-03-30
    • 文件大小:60012
    • 提供者:TTHR
  1. signal

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  2. verilog写的串口控制信号发生器,能通过用串口控制产生正弦波方波等信号-written in verilog serial control signal generator, can be generated using serial control, such as sine wave square wave signals
  3. 所属分类:SCM

    • 发布日期:2017-05-19
    • 文件大小:5519616
    • 提供者:ray
  1. vhld_fpga_box

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  2. Verilog 编写的波形发生器,可发生正弦波,三角波,方波,可以调频-Prepared Verilog waveform generator, can occur sine, triangle wave, square wave, you can FM
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:267223
    • 提供者:ivan
  1. DDS_FINAL

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  2. My project is on Direct Digital Synthesiser using Verilog HDL.This project is doing by me on july 2009 in summer training at NIT Kurukshetra, India. This DDS system generate the square wave, Triangular wave,Sine wave and saw wave with different fre
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:436975
    • 提供者:Raju Kumar
  1. sqrt

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  2. This zip file contains the verilog source code for square root calculation and its test bench
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:1993
    • 提供者:Jaganathan
  1. fullsine

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  2. This a code for sine wave generation in modelsim. The code is written in verilog. An LUT has to be added to this program to work completely.-This is a code for sine wave generation in modelsim. The code is written in verilog. An LUT has to be added t
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:540
    • 提供者:Jithu
  1. asias_dds

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  2. 一个简易的信号源,具有多种波形发生功能还有扫频,调制,频率计等相关功能-My project is on Direct Digital Synthesiser using Verilog HDL.This project is doing by me on july 2009 in summer training at NIT Kurukshetra, India. This DDS system generate the square wave, Triangular wave,Sine wa
  3. 所属分类:Compress-Decompress algrithms

    • 发布日期:2017-03-27
    • 文件大小:31857
    • 提供者:david
  1. dds_final

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  2. 使用Verilog HDL语言实现的一个DDS,可以发生0-10Mhz正弦波、方波、三角波,频率步进可调,FM调制、AM调制,调制度可调。DA芯片为8位并行,160MHz-Using the Verilog HDL language implementation of a DDS, can occur 0-10Mhz sine, square, triangle wave, frequency step tunable, FM modulation, AM modulation, adjusta
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-09-21
    • 文件大小:1638657
    • 提供者:nostalgia
  1. square-root

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  2. Verilog硬件描述语言能够用软件语言的的方式描述硬件特性,并可用仿真方式完成电路的调试.本文介绍了基于EasyFPGA030的开平方运算器的设计,详细说明了运用verilog语言的设计过程与实现成果。-Verilog hardware descr iption language(HDL)specializes in describing hardware in the way of software language, and complete circuit simulation avai
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:904723
    • 提供者:stella
  1. 2psk

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  2. 2psk 模块的Verilog实现 (载波为方波)-2psk Verilog module implementation (carrier for the square wave)
  3. 所属分类:Other systems

    • 发布日期:2017-05-24
    • 文件大小:3613348
    • 提供者:fqzxw
  1. square

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  2. This a verilog code for the generation of a square wave-This is a verilog code for the generation of a square wave..
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:790
    • 提供者:spectrojin
  1. HDLImplementationoftheVariableStepSize

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  2. proposes a Verilog implementation of the Normalized Least Mean Square (NLMS) adaptive algorithm, having a variable step size. The envisaged application is the identification of an unknown system. First the convergence of derived LMS algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:223709
    • 提供者:陳柏宇
  1. dds

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  2. 在quartus下的DDS设计,Verilog语言,可以产生正弦波、三角波、方波等,频率可调。-Under the DDS in quartus design, Verilog language, you can produce sine wave, triangle wave, square wave, frequency adjustable.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-07-29
    • 文件大小:2632704
    • 提供者:米多
  1. Realization_of_FPGA_for_LDPC_encoding

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  2. 低密度奇偶校验码(简称LDPC码)是目前距离香农限最近的一种线性纠错码,它的直接编码运算量较大,通常具有码长的二次方复杂度.为此,利用有效的校验矩阵,来降低编码的复杂度,同时研究利用大规模集成电路实现LDPC码的编码.在ISE 8.2软件平台上采用基于FPGA的Verilog HDL语言实现了有效的编码过程,为LDPC码的硬件实现和实际应用提供了依据-Abstract:Low.density parity·check code(LDPC code)is a kind of linear eror
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:166294
    • 提供者:秦小星
  1. sqrt_for_single_float_point

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  2. 用verilog实现了基于中值定理求解单精度浮点开方的功能,希望对大家学习有所帮助-With verilog implemented based on the mean value theorem to solve single-precision floating point square root function, we want to study and help ... ...
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4763
    • 提供者:楚艳超
  1. MATLAB-and-verilog

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  2. 1 采用正弦波,方波进行同步调制,实现调制信号、已调信号、解调信号的波形、频谱以及解调器输入输出信噪比的关系。 2 采用Verilog语言编写有符号的五位乘法器 3 实现数字与模拟调制-A sine wave, square wave synchronous modulation to achieve the modulation signal, the modulated signal, the demodulated signal waveform, spectrum and sig
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:558995
    • 提供者:许学真
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