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VHDL_counter
- 这是一个采用状态机设计的增减计数器；由控制位 dir 控制计数的方向，dir=‘0’ 时减计数，dir=‘1’时增计数；清零位为Clr，Clr = ‘1’时计数器清零； 启动位为Start，Start = ‘1’计数器工作，否则计数器不工作。 -This is an increase or decrease in use of state machine design counter by the control bits control the counting dir direction,