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  1. VHDL

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  2. 本代码为用VHDL语言设计实现加法器、减法器、乘法器,并提供了模块图,进行了波形仿真。-This code is for the use of VHDL Language Design and Implementation of adder, subtracter, multiplier, and provides a block diagram carried out a wave simulation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:14983
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