CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 会员管理中心 查看会员资料

查看会员资料

用 户 名:仲****

发送消息
  • Email:
    用户隐藏
  • Icq/MSN:
  • 电话号码:
  • Homepage:
  • 会员简介:

最新会员发布资源

  1. Counter

    0下载量:
  2. 用VERILOG语言实现的74*163 计数器,代码十分简单易懂,适合数字逻辑电路实验的初学者-With the VERILOG language implementation of the 74* 163 counter, the code is very simple and easy to understand, suitable for digital logic circuit experiment for beginners
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:415479
搜珍网 www.dssz.com