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  1. counter9

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  2. 运用VHDL输入方式设计一个0-9之间的减1计数器，完成程序的编译、综合、仿真测试，并给出仿真波形-Design using VHDL input between minus a 0-9 counter, complete compilation, synthesis, simulation, test procedures, and gives the simulation waveforms

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-26
    • 文件大小：187309
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