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  1. pinlvxianshi

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  2. 通过FPGA中的时钟信号分频作为基准频率,将另一频率作为输入与之比较,并在数码管显示输入频率。(The frequency division of the clock signal in the FPGA is used as the reference frequency, the other frequency is used as input, and the input frequency is displayed in the digital tube.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-27
    • 文件大小:8434688
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