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  1. count64

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  2. 将5MHz时钟信号分频后得到1.6/3.2秒可选的同步信号，还可接外接同步信号对其进行强制同步-To 5MHz frequency clock signal 1.6/3.2 seconds after the optional sync signal, external sync signal can then be forced synchronization

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-07
    • 文件大小：831
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