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文件名称:digital_clock

  • 所属分类：
    VHDL/FPGA/Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2018-04-13
  • 文件大小：
    3kb
  • 已下载：
    0次
  • 提 供 者：
    IT***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

自己用verilog HDL写的一个数字钟模块，包括校时功能，在Maxplusii下调试和下载通过(A digital clock module written by Verilog HDL, including timing function, debugging and downloading through Maxplusii.)
相关搜索： verilog hdl 数字钟

(系统自动生成,下载前可以参看下载内容)

下载文件列表

文件名大小更新时间
clk_gen.v 790 2005-11-05
count6.v 532 2005-11-07
count10.v 537 2005-11-07
pp2.v 165 2005-11-05
top.v 3723 2005-11-07
top_tf.v 2068 2005-11-05
top.scf 27270 2005-11-05

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