文件名称:Asynchronous-FIFO-Design
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所属分类:
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- 上传时间:2012-11-16
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文件大小:3.15kb
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异步FIFO设计,一共包含6个模块,使用的硬件描述语言verilog。-Asynchronous FIFO design,including six modules.HDL language is verilog.
(系统自动生成,下载前可以参看下载内容)
下载文件列表
Asynchronous FIFO Design/
Asynchronous FIFO Design/fifo.v
Asynchronous FIFO Design/fifomem.v
Asynchronous FIFO Design/rptr_empty.v
Asynchronous FIFO Design/sync_r2w.v
Asynchronous FIFO Design/sync_w2r.v
Asynchronous FIFO Design/wptr_full.v
Asynchronous FIFO Design/fifo.v
Asynchronous FIFO Design/fifomem.v
Asynchronous FIFO Design/rptr_empty.v
Asynchronous FIFO Design/sync_r2w.v
Asynchronous FIFO Design/sync_w2r.v
Asynchronous FIFO Design/wptr_full.v
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