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文件名称:sdram_controller

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    298.39kb
  • 已下载：
    0次
  • 提 供 者：
    高***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

该模块是一个基于FPGA的SDRAM控制器，该模块有两个接口，一个接口是系统接口，一个连接SDRAM的接口。可以适应不同速度和带宽的SDRAM。-This application note describes the design of a FPGA SDRAM controller.The controller has a system interface on one side and a SDRAM controller for two 16 MB SDRAMs on the other side.It can be easily modified to fit different memory

organizations of system speed and bandwidth requirements
(系统自动生成,下载前可以参看下载内容)

下载文件列表

sdram_controller/verilog/func_sim/func_sim.cfg
sdram_controller/verilog/func_sim/func_sim.log
sdram_controller/verilog/func_sim/func_sim.vpd
sdram_controller/verilog/func_sim/run_sim
sdram_controller/verilog/func_sim/string_decode_fn.v
sdram_controller/verilog/func_sim/tb_sdrm.v
sdram_controller/verilog/micron/bank0.txt
sdram_controller/verilog/micron/bank1.txt
sdram_controller/verilog/micron/mt48lc1m16a1-8a.v
sdram_controller/verilog/micron/mt48lc1m16a1-8a.v.bak
sdram_controller/verilog/micron/mt48lc1m16a1.v
sdram_controller/verilog/micron/test.v
sdram_controller/verilog/par/run_par
sdram_controller/verilog/par/sdrm.edf
sdram_controller/verilog/par/sdrm.ucf
sdram_controller/verilog/par/sdrm_par.sdf
sdram_controller/verilog/par/sdrm_par.v
sdram_controller/verilog/post_route/post_route.cfg
sdram_controller/verilog/post_route/post_route.log
sdram_controller/verilog/post_route/post_route.vpd
sdram_controller/verilog/post_route/run_sim
sdram_controller/verilog/post_route/sdrm_par.sdf
sdram_controller/verilog/post_route/sdrm_par.v
sdram_controller/verilog/post_route/string_decode_post_route.v
sdram_controller/verilog/post_route/tb_post_route.v
sdram_controller/verilog/README
sdram_controller/verilog/src/brst_cntr.v
sdram_controller/verilog/src/cslt_cntr.v
sdram_controller/verilog/src/define.v
sdram_controller/verilog/src/ki_cntr.v
sdram_controller/verilog/src/rcd_cntr.v
sdram_controller/verilog/src/ref_cntr.v
sdram_controller/verilog/src/sdrm.v
sdram_controller/verilog/src/sdrmc_state.v
sdram_controller/verilog/src/sdrm_t.v
sdram_controller/verilog/src/sys_int.v
sdram_controller/verilog/src/transcript
sdram_controller/verilog/synth/run_synth
sdram_controller/verilog/synth/sdrm.edf
sdram_controller/verilog/synth/sdrm.scr
sdram_controller/verilog/synth/setup.scr
sdram_controller/verilog/func_sim
sdram_controller/verilog/micron
sdram_controller/verilog/par
sdram_controller/verilog/post_route
sdram_controller/verilog/src
sdram_controller/verilog/synth
sdram_controller/verilog
sdram_controller

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