CDN加速镜像 | 设为首页 | 加入收藏夹
登陆 | 会员注册
当前位置： 首页 资源下载 源码下载 其它 书籍源码
收藏

文件名称:Verilog-design-

  • 所属分类：
    source in ebook
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    10.93mb
  • 已下载：
    0次
  • 提 供 者：
    海*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

数字逻辑基础与Verilog设计 夏宇闻版 书籍附的代码和附录文档。-The basis of digital logic with Verilog design Xia Yu Wen-print books attached code and Appendix document.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

数字逻辑基础与Verilog设计/
数字逻辑基础与Verilog设计/Readme.txt
数字逻辑基础与Verilog设计/Verilog_code/
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_11.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_12.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_13.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_14.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_18.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_19.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_2.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_20.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_21.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_22.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_23.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_24.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_25.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_26.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_27.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_28.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_29.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_3.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_30.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_31.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_32.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_33.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_34.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_35.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_36.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_38.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_4.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_40.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_41.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_43.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_5.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_6.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_7.v
数字逻辑基础与Verilog设计/Verilog_code/AppendixA/figA_9.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter10/
数字逻辑基础与Verilog设计/Verilog_code/Chapter10/fig10_13.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter10/fig10_19.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter10/fig10_2.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter10/fig10_28.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter10/fig10_3.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter10/fig10_40.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter10/fig10_5.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter2/
数字逻辑基础与Verilog设计/Verilog_code/Chapter2/fig2_31.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter2/fig2_32.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter2/fig2_34.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter2/fig2_35.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter2/fig2_36.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter2/fig2_37.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter4/
数字逻辑基础与Verilog设计/Verilog_code/Chapter4/fig4_44.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter4/fig4_47.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter4/fig4_48.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter5/
数字逻辑基础与Verilog设计/Verilog_code/Chapter5/fig5_22.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter5/fig5_23.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter5/fig5_24.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter5/fig5_25.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter5/fig5_26.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter5/fig5_27.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter5/fig5_28.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter5/fig5_29.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter5/fig5_30.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter5/fig5_31.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter5/fig5_32.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter5/fig5_33.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter5/fig5_34.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter5/fig5_41.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter5/fig5_47.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter5/fig5_48.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_27.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_28.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_29.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_30.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_31.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_32.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_33.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_34.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_35.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_36.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_37.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_38.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_39.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_41.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_42.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_43.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_45.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_46.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_47.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_48.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_57.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_58.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_59.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/fig6_60.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/figP6_2.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter6/figP6_3.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter7/
数字逻辑基础与Verilog设计/Verilog_code/Chapter7/fig7_35.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter7/fig7_36.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter7/fig7_37.v
数字逻辑基础与Verilog设计/Verilog_code/Chapter7/fig7_39.v
数字逻辑基础与Verilog设计/Ve

相关说明

  • 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
  • 搜珍网是交换下载平台，只提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。更多...
  • 本站已设置防盗链，请勿用迅雷、QQ旋风等下载软件下载资源，下载后用WinRAR最新版进行解压.
  • 如果您发现内容无法下载，请稍后再次尝试；或换浏览器；或者到消费记录里找到下载记录反馈给我们.
  • 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
  • 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
查看所有评论

相关评论

暂无评论内容．

发表评论

*快速评论： 推荐 一般 有密码 和说明不符 不是源码或资料 文件不全 不能解压 纯粹是垃圾
*内　　容：
*验 证 码：
搜珍网 www.dssz.com