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文件名称:my_test_rw_pack9

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2013-03-16
  • 文件大小：
    3.36mb
  • 已下载：
    0次
  • 提 供 者：
    T****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

基于Verilog HDL的SDRAM控制器。

实验条件：

工具：Quartus II 6.0 ,SignalTap II

FPGA：Altera Cyclone EP1C12Q240C8N

SDRAM：HY57V283220T-6-SDRAM controller based on Verilog HDL.

Experimental conditions:

Tools: Quartus II 6.0, SignalTap II

FPGA: Altera Cyclone EP1C12Q240C8N

SDRAM: HY57V283220T-6
(系统自动生成,下载前可以参看下载内容)

下载文件列表

my_test_rw_pack9/00 read me.txt
my_test_rw_pack9/datagene.bsf
my_test_rw_pack9/datagene.v
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my_test_rw_pack9/db/altsyncram_3ki2.tdf
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my_test_rw_pack9/db/altsyncram_dki2.tdf
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