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文件名称:simple_CPU_VHDL

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [WORD]
  • 上传时间：
    2014-12-09
  • 文件大小：
    2.42mb
  • 已下载：
    0次
  • 提 供 者：
    wo***
  • 相关连接：
    无
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简单的CPU的VHDL设计 vhdl代码和cpu设计过程--Simple　CPU design of the VHDL code and VHDL design process cpu
(系统自动生成,下载前可以参看下载内容)

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实验7.1——基本CPU设计/实践报告.doc
实验7.1——基本CPU设计/cpu/alu.bsf
实验7.1——基本CPU设计/cpu/alu.vhd
实验7.1——基本CPU设计/cpu/ar.bsf
实验7.1——基本CPU设计/cpu/ar.vhd
实验7.1——基本CPU设计/cpu/bus_dir.bsf
实验7.1——基本CPU设计/cpu/bus_dir.vhd
实验7.1——基本CPU设计/cpu/bus_mux.bsf
实验7.1——基本CPU设计/cpu/bus_mux.vhd
实验7.1——基本CPU设计/cpu/cmp_state.ini
实验7.1——基本CPU设计/cpu/controller.bsf
实验7.1——基本CPU设计/cpu/controller.vhd
实验7.1——基本CPU设计/cpu/cpu0.asm.rpt
实验7.1——基本CPU设计/cpu/cpu0.bdf
实验7.1——基本CPU设计/cpu/cpu0.done
实验7.1——基本CPU设计/cpu/cpu0.fit.eqn
实验7.1——基本CPU设计/cpu/cpu0.fit.rpt
实验7.1——基本CPU设计/cpu/cpu0.fit.summary
实验7.1——基本CPU设计/cpu/cpu0.flow.rpt
实验7.1——基本CPU设计/cpu/cpu0.map.eqn
实验7.1——基本CPU设计/cpu/cpu0.map.rpt
实验7.1——基本CPU设计/cpu/cpu0.map.summary
实验7.1——基本CPU设计/cpu/cpu0.pin
实验7.1——基本CPU设计/cpu/cpu0.pof
实验7.1——基本CPU设计/cpu/cpu0.qpf
实验7.1——基本CPU设计/cpu/cpu0.qsf
实验7.1——基本CPU设计/cpu/cpu0.qws
实验7.1——基本CPU设计/cpu/cpu0.sof
实验7.1——基本CPU设计/cpu/cpu0.tan.rpt
实验7.1——基本CPU设计/cpu/cpu0.tan.summary
实验7.1——基本CPU设计/cpu/cpu0_assignment_defaults.qdf
实验7.1——基本CPU设计/cpu/flag_reg.bsf
实验7.1——基本CPU设计/cpu/flag_reg.vhd
实验7.1——基本CPU设计/cpu/ir.bsf
实验7.1——基本CPU设计/cpu/ir.vhd
实验7.1——基本CPU设计/cpu/pc.bsf
实验7.1——基本CPU设计/cpu/pc.vhd
实验7.1——基本CPU设计/cpu/reg.bsf
实验7.1——基本CPU设计/cpu/reg.vhd
实验7.1——基本CPU设计/cpu/reg_mux.bsf
实验7.1——基本CPU设计/cpu/reg_mux.vhd
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实验7.1——基本CPU设计/cpu/reg_out.vhd
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实验7.1——基本CPU设计/cpu/reg_testa.bsf
实验7.1——基本CPU设计/cpu/reg_testa.vhd
实验7.1——基本CPU设计/cpu/t1.bsf
实验7.1——基本CPU设计/cpu/t1.vhd
实验7.1——基本CPU设计/cpu/t2.bsf
实验7.1——基本CPU设计/cpu/t2.vhd
实验7.1——基本CPU设计/cpu/t3.bsf
实验7.1——基本CPU设计/cpu/t3.vhd
实验7.1——基本CPU设计/cpu/timer.bsf
实验7.1——基本CPU设计/cpu/timer.vhd
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实验7.1——基本CPU设计/cpu/db/add_sub_ljh.tdf
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实验7.1——基本CPU设计/cpu/db/cpu0.(10).cnf.hdb
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实验7.1——基本CPU设计/cpu/db/cpu0.(11).cnf.hdb
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实验7.1——基本CPU设计/cpu/db/cpu0.(9).cnf.hdb
实验7.1——基本CPU设计/cpu/db/cpu0.eco.cdb
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实验7.1——基本CPU设计/cpu/db/cpu0.sld_design_entry.sci
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实验7.1——基本CPU设计/cpu/db/cpu0.pre_map.hdb
实验7.1——基本CPU设计/cpu/db/cpu0.cmp.rdb
实验7.1——基本CPU设计/cpu/db/cpu0.db_info
实验7.1——基本CPU设计/cpu/db/cpu0.pre_map.cdb
实验7.1——基本CPU设计/cpu/db/cpu0.hier_info
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实验7.1——基本CPU设计/cpu/db/cpu0.rtlv.hdb
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实验7.1——基本CPU设计/cpu/db/cpu0.rtlv_sg_swap.cdb
实验7.1——基本CPU设计/cpu/db/cpu0.sld_design_entry_dsc.sci
实验7.1——基本CPU设计/cpu/db/cpu0.psp
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实验7.1——基本CPU设计/cpu/db/cpu0.map.hdb
实验7.1——基本CPU设计/cpu/db/cpu0.sgdiff.hdb
实验7.1——基本CPU设计/cpu/db/cpu0.map.cdb
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实验7.1——基本CPU设计/cpu/db/cpu0.cmp.cdb
实验7.1——基本CPU设计/cpu/db/cpu0.cmp.hdb
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实验7.1——基本CPU设计/cpu/db/cpu0.smp_dump.txt
实验7.1——基本CPU设计/cpu/db/cpu0.syn_hier_info
实验7.1——基本CPU设计/cpu/db/cpu0.tan.qmsg
实验7.1——基本CPU设计/cpu/db/cpu0_cmp.qrpt
实验7.1——基本CPU设计/cpu/db/cpu0.signalprobe.cdb
实验7.1——基本CPU设计/cpu/db/cpu0.cmp.tdb
实验7.1——基本CPU设计/cpu/cpu0.cdf
实验7.1——基本CPU设计/config&samples/cpu.txt
实验7.1——基本CPU设计/config&samples/ex1.txt
实验7.1——基本CPU设计/config&samples/ex2.txt
实验7.1——基本CPU设计/config&samples/ex3.txt
实验7.1——基本CPU设计/config&samples/123.txt
实验7.1——基本CPU设计/cpu/db
实验7.1——基本CPU设计/cpu
实验7.1——基本CPU设计/config&samples
实验7.1——基本CPU设计

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