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文件名称:Mini-Risc-core

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [C/C++] [源码]
  • 上传时间：
    2014-12-11
  • 文件大小：
    100.67kb
  • 已下载：
    0次
  • 提 供 者：
    金****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

这个源码是RISC型CPU处理器，正常动作，给很大帮助想做CPU处理器的人。-This is a Mini-RISC CPU/Microcontroller that is mostly compatible with the

PIC 16C57　Microchip.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

Mini-Risc core/
Mini-Risc core/CVS/
Mini-Risc core/CVS/Entries
Mini-Risc core/CVS/Repository
Mini-Risc core/CVS/Root
Mini-Risc core/README.TXT
Mini-Risc core/SCODE/
Mini-Risc core/SCODE/CVS/
Mini-Risc core/SCODE/CVS/Entries
Mini-Risc core/SCODE/CVS/Repository
Mini-Risc core/SCODE/CVS/Root
Mini-Risc core/SCODE/HEX2V.C
Mini-Risc core/SCODE/RF1.ASM
Mini-Risc core/SCODE/RF1.ROM
Mini-Risc core/SCODE/RF2.ASM
Mini-Risc core/SCODE/RF2.ROM
Mini-Risc core/SCODE/RF3.ASM
Mini-Risc core/SCODE/RF3.ROM
Mini-Risc core/SCODE/SANITY1.ASM
Mini-Risc core/SCODE/SANITY1.ROM
Mini-Risc core/SCODE/SANITY2.ASM
Mini-Risc core/SCODE/SANITY2.ROM
Mini-Risc core/SCODE/TMR_WDT.ASM
Mini-Risc core/SCODE/TMR_WDT.ROM
Mini-Risc core/SIM/
Mini-Risc core/SIM/CVS/
Mini-Risc core/SIM/CVS/Entries
Mini-Risc core/SIM/CVS/Repository
Mini-Risc core/SIM/CVS/Root
Mini-Risc core/SIM/RUN
Mini-Risc core/VERILOG/
Mini-Risc core/VERILOG/CORE/
Mini-Risc core/VERILOG/CORE/ALU.V
Mini-Risc core/VERILOG/CORE/CVS/
Mini-Risc core/VERILOG/CORE/CVS/Entries
Mini-Risc core/VERILOG/CORE/CVS/Repository
Mini-Risc core/VERILOG/CORE/CVS/Root
Mini-Risc core/VERILOG/CORE/presclr_wdt.v
Mini-Risc core/VERILOG/CORE/primitives.v
Mini-Risc core/VERILOG/CORE/primitives_xilinx.v
Mini-Risc core/VERILOG/CORE/register_file.v
Mini-Risc core/VERILOG/CORE/risc_core.v
Mini-Risc core/VERILOG/CORE/risc_core_top.v
Mini-Risc core/VERILOG/CVS/
Mini-Risc core/VERILOG/CVS/Entries
Mini-Risc core/VERILOG/CVS/Repository
Mini-Risc core/VERILOG/CVS/Root
Mini-Risc core/VERILOG/testbench/
Mini-Risc core/VERILOG/testbench/CVS/
Mini-Risc core/VERILOG/testbench/CVS/Entries
Mini-Risc core/VERILOG/testbench/CVS/Repository
Mini-Risc core/VERILOG/testbench/CVS/Root
Mini-Risc core/VERILOG/testbench/PROG_MEM.V
Mini-Risc core/VERILOG/testbench/TEST.V
Mini-Risc core/xilinx_primitives/
Mini-Risc core/xilinx_primitives/xilinx_add_sub8_co.edn
Mini-Risc core/xilinx_primitives/xilinx_cmp8_eq.edn
Mini-Risc core/xilinx_primitives/xilinx_inc11.edn
Mini-Risc core/xilinx_primitives/xilinx_inc8.edn
Mini-Risc core/xilinx_primitives/xilinx_mux2_11.edn
Mini-Risc core/xilinx_primitives/xilinx_mux2_7.edn
Mini-Risc core/xilinx_primitives/xilinx_mux2_8.edn
Mini-Risc core/xilinx_primitives/xilinx_mux4_8.edn
Mini-Risc core/xilinx_primitives/xilinx_mux8_1.edn
Mini-Risc core/xilinx_primitives/xilinx_mux8_8.edn
Mini-Risc core/xilinx_primitives/xilinx_ssram_128x8.edn
Mini-Risc core/xilinx_primitives/xilinx_ssram_128x8.mif

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