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文件名称:uart_server

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2015-06-15
  • 文件大小：
    370.9kb
  • 已下载：
    0次
  • 提 供 者：
    wan***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

24路串口转1路串口服务程序, 包括FIFO模块，串口接收，发送模块，定时器模块，检测控制模块等。采用Verilog编写-24 way serial ports to 1 serial port, including FIFO module,RX module,TX module, timer module, detection and control module, etc.. Verilog preparation
(系统自动生成,下载前可以参看下载内容)

下载文件列表

uart_server/db/uart_server.db_info
uart_server/db/uart_server.sld_design_entry.sci
uart_server/greybox_tmp/cbx_args.txt
uart_server/incremental_db/compiled_partitions/uart_server.db_info
uart_server/incremental_db/README
uart_server/rx_fifo_module.qip
uart_server/source/cmd_control_module.v
uart_server/source/cmd_control_module.v.bak
uart_server/source/detect_module.v
uart_server/source/detect_module.v.bak
uart_server/source/divider.v.bak
uart_server/source/greybox_tmp/cbx_args.txt
uart_server/source/inter_control_module.v
uart_server/source/inter_control_module.v.bak
uart_server/source/IO_control.v.bak
uart_server/source/IO_control_module.v
uart_server/source/mytest.v
uart_server/source/mytest.v.bak
uart_server/source/power_on_delay_module.v
uart_server/source/power_on_delay_module.v.bak
uart_server/source/roll_control_module.v
uart_server/source/roll_control_module.v.bak
uart_server/source/rxcmd_control_module.v
uart_server/source/rxcmd_control_module.v.bak
uart_server/source/rxcmd_module.v
uart_server/source/rxcmd_module.v.bak
uart_server/source/rxd.v.bak
uart_server/source/rx_57600bps_module.v
uart_server/source/rx_57600bps_module.v.bak
uart_server/source/rx_bps_module.v
uart_server/source/rx_bps_module.v.bak
uart_server/source/rx_control_module.v
uart_server/source/rx_control_module.v.bak
uart_server/source/rx_counter_module.v
uart_server/source/rx_counter_module.v.bak
uart_server/source/rx_enable_control_module.v
uart_server/source/rx_enable_control_module.v.bak
uart_server/source/rx_fifo_module.qip
uart_server/source/rx_fifo_module.v
uart_server/source/rx_fifo_module_bb.v
uart_server/source/rx_fifo_module_inst.v
uart_server/source/rx_interface.v
uart_server/source/rx_interface.v.bak
uart_server/source/rx_module.v
uart_server/source/rx_module.v.bak
uart_server/source/rx_module_new.v.bak
uart_server/source/rx_top_control_module.v
uart_server/source/rx_top_control_module.v.bak
uart_server/source/rx_tx_interface_demo.v
uart_server/source/rx_tx_interface_demo.v.bak
uart_server/source/tx_bps_module.v
uart_server/source/tx_bps_module.v.bak
uart_server/source/tx_control_module.v
uart_server/source/tx_control_module.v.bak
uart_server/source/tx_fifo_module.qip
uart_server/source/tx_fifo_module.v
uart_server/source/tx_fifo_module_bb.v
uart_server/source/tx_fifo_module_inst.v
uart_server/source/tx_fifo_module_inst.v.bak
uart_server/source/tx_interface.v
uart_server/source/tx_interface.v.bak
uart_server/source/tx_module.v
uart_server/source/tx_top_control_module.v
uart_server/source/tx_top_control_module.v.bak
uart_server/source/uart.stp
uart_server/source/uart_interface_demo.v
uart_server/source/uart_interface_demo.v.bak
uart_server/source/use_IO.v.bak
uart_server/tcl/18_osh.tcl
uart_server/tcl/uart.parallel.txt
uart_server/tx_fifo_module.qip
uart_server/uart_server.asm.rpt
uart_server/uart_server.cdf
uart_server/uart_server.done
uart_server/uart_server.fit.rpt
uart_server/uart_server.fit.smsg
uart_server/uart_server.fit.summary
uart_server/uart_server.flow.rpt
uart_server/uart_server.jdi
uart_server/uart_server.map.rpt
uart_server/uart_server.map.smsg
uart_server/uart_server.map.summary
uart_server/uart_server.merge.rpt
uart_server/uart_server.out.sdc
uart_server/uart_server.pin
uart_server/uart_server.pof
uart_server/uart_server.qpf
uart_server/uart_server.qsf
uart_server/uart_server.sof
uart_server/uart_server.sta.rpt
uart_server/uart_server.sta.summary
uart_server/incremental_db/compiled_partitions
uart_server/source/greybox_tmp
uart_server/db
uart_server/greybox_tmp
uart_server/incremental_db
uart_server/source
uart_server/tcl
uart_server

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