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文件名称:imports

  • 所属分类：
    VHDL/FPGA/Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2018-02-26
  • 文件大小：
    40kb
  • 已下载：
    0次
  • 提 供 者：
    蝶*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用FPGA实现UDP/IP协议，对于想用FPGA实现UDP/IP协议的可以看一看(Implementation of UDP/IP protocol with FPGA)
相关搜索： UDP fpga

(系统自动生成,下载前可以参看下载内容)

下载文件列表

文件名大小更新时间
imports\imports\ac701_ethernet_rgmii_fifo_block.v 11600 2017-10-10
imports\imports\ac701_ethernet_rgmii_reset_sync.v 4562 2017-07-24
imports\imports\ac701_ethernet_rgmii_support.v 11503 2017-10-10
imports\imports\ac701_ethernet_rgmii_support_clocking.v 6532 2017-07-24
imports\imports\ac701_ethernet_rgmii_support_resets.v 6891 2017-07-24
imports\new\ac701_ethernet_comm.v 12093 2017-11-18
imports\new\data_out_transfer.v 4515 2017-08-18
imports\new\ethernet_trans_cache.v 2861 2017-10-25
imports\new\freq_band_num_transfer.v 4283 2017-08-23
imports\sources_1\imports\imports\ac701_ethernet_rgmii_axi_lite_sm.v 28589 2017-10-10
imports\sources_1\imports\imports\ac701_ethernet_rgmii_sync_block.v 4670 2017-10-09
imports\sources_1\new\Ethenet_Frame_Generator.v 24727 2017-11-19
imports\sources_1\new\Ethernet_Frame_Receiver.v 31237 2017-11-18
imports\sources_1\new\TR_time_transfer.v 21446 2017-08-23
imports\sources_1\imports\imports 0 2017-10-23
imports\sources_1\imports 0 2017-10-23
imports\sources_1\new 0 2017-10-23
imports\imports 0 2017-10-23
imports\new 0 2017-12-28
imports\sources_1 0 2017-10-23
imports 0 2017-10-23

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