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文件名称:verilog

  • 所属分类：
    source in ebook
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-07
  • 文件大小：
    54.56kb
  • 已下载：
    2次
  • 提 供 者：
    Wang****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

verilog描述的以太网MAC层源代码，功能正确，已经在FPGA开发板上测试！需要的赶紧下-verilog descr iption of the Ethernet MAC layer source code, function correctly, has been tested in the FPGA development board! Need to hurry the next! ! !
相关搜索： Verilog ethernet Verilog MAC verilog code for ethernet MAC VHDL ethernet Verilog source code

(系统自动生成,下载前可以参看下载内容)

下载文件列表

verilog/mgmt/management_top.v
verilog/mgmt/manage_registers.v
verilog/mgmt/mdio.v
verilog/rx_engine/counter.v
verilog/rx_engine/CRC32_D64.v
verilog/rx_engine/CRC32_D8.v
verilog/rx_engine/rxClkgen.v
verilog/rx_engine/rxCRC.v
verilog/rx_engine/rxDAchecker.v
verilog/rx_engine/rxDataPath.v
verilog/rx_engine/rxLenTypChecker.v
verilog/rx_engine/rxLinkFaultState.v
verilog/rx_engine/rxNumCounter.v
verilog/rx_engine/rxReceiveEngine.ucf
verilog/rx_engine/rxReceiveEngine.v
verilog/rx_engine/rxRSIO.v
verilog/rx_engine/rxRSLayer.v
verilog/rx_engine/rxStateMachine.v
verilog/rx_engine/rxStatModule.v
verilog/rx_engine/SwitchAsyncFIFO.v
verilog/rx_engine/SwitchSyncFIFO.v
verilog/rx_engine/timescale.v
verilog/rx_engine/xgiga_define.v
verilog/tx_engine/ack_counter.v
verilog/tx_engine/byte_counter.v
verilog/tx_engine/CRC32_D64.v
verilog/tx_engine/CRC32_D8.v
verilog/tx_engine/TransmitTop.v
verilog/mgmt
verilog/rx_engine
verilog/tx_engine
verilog

相关说明

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