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文件名称:MyState

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [Matlab] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    946.26kb
  • 已下载：
    0次
  • 提 供 者：
    张***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

这份是实验课上的教师和学生用的实例。关于用matlab simulink仿真状态机并生成vhdl代码的详细内容-The experimental class teachers and students to use examples. Matlab simulink simulation on the use of state machine and generates VHDL code details
相关搜索： vhdl to simulink

(系统自动生成,下载前可以参看下载内容)

下载文件列表

MyState/MyUART.mdl
MyState/MyUART1.mdl
MyState/MyUART1_sfun.mexw32
MyState/hdlsrc/Chart.vhd
MyState/hdlsrc/gm_MyUART1.mdl.autosave
MyState/hdlsrc/gm_MyUART10.mdl.autosave
MyState/hdlsrc/gm_MyUART11.mdl.autosave
MyState/hdlsrc/MyUART1_sfun.mexw32
MyState/hdlsrc/RxdChart.vhd
MyState/hdlsrc/RxDSubsys.vhd
MyState/hdlsrc/RxDSubsys_compile.do
MyState/hdlsrc/RxDSubsys_map.txt
MyState/hdlsrc/RxDSubsys_report.html
MyState/hdlsrc/RxDSubsys_synplify.tcl
MyState/hdlsrc/TxdChart.asv
MyState/hdlsrc/TxdChart.vhd
MyState/hdlsrc/TxDSubsys.vhd
MyState/hdlsrc/TxDSubsys_compile.do
MyState/hdlsrc/TxDSubsys_map.txt
MyState/hdlsrc/TxDSubsys_report.html
MyState/hdlsrc/TxDSubsys_synplify.tcl
MyState/hdlsrc/UartSubsys.vhd
MyState/hdlsrc/UartSubsys_compile.do
MyState/hdlsrc/UartSubsys_map.txt
MyState/hdlsrc/UartSubsys_report.html
MyState/hdlsrc/UartSubsys_synplify.tcl
MyState/hdlsrc/hdlsrc/gm_MyUART1.mdl.autosave
MyState/hdlsrc/hdlsrc/gm_MyUART10.mdl.autosave
MyState/hdlsrc/hdlsrc/gm_MyUART11.mdl.autosave
MyState/hdlsrc/hdlsrc/gm_MyUART12.mdl.autosave
MyState/hdlsrc/hdlsrc/MyUART1_sfun.mexw32
MyState/hdlsrc/hdlsrc/TxdChart.vhd
MyState/hdlsrc/hdlsrc/TxDSubsys.vhd
MyState/hdlsrc/hdlsrc/TxDSubsys_compile.do
MyState/hdlsrc/hdlsrc/TxDSubsys_map.txt
MyState/hdlsrc/hdlsrc/TxDSubsys_report.html
MyState/hdlsrc/hdlsrc/TxDSubsys_synplify.tcl
MyState/hdlsrc/hdlsrc/hdlsrc/TxdChart.vhd
MyState/hdlsrc/hdlsrc/hdlsrc/TxDSubsys.vhd
MyState/hdlsrc/hdlsrc/hdlsrc/TxDSubsys_compile.do
MyState/hdlsrc/hdlsrc/hdlsrc/TxDSubsys_map.txt
MyState/hdlsrc/hdlsrc/hdlsrc/TxDSubsys_synplify.tcl
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/info/binfo.mat
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/c1_MyUART1.c
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/c1_MyUART1.h
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/c1_MyUART1.obj
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/c2_MyUART1.c
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/c2_MyUART1.h
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/c2_MyUART1.obj
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/lccstub.obj
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/MyUART1_sfun.bat
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/MyUART1_sfun.c
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/MyUART1_sfun.exp
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/MyUART1_sfun.h
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/MyUART1_sfun.lib
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/MyUART1_sfun.lmk
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/MyUART1_sfun.lmko
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/MyUART1_sfun.obj
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/MyUART1_sfun_debug_macros.h
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/MyUART1_sfun_registry.c
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/MyUART1_sfun_registry.obj
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART/_self/sfun/info/binfo.mat
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART/_self/sfun/src/c1_MyUART.c
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART/_self/sfun/src/c1_MyUART.h
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART/_self/sfun/src/c1_MyUART.obj
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART/_self/sfun/src/lccstub.obj
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART/_self/sfun/src/MyUART_sfun.bat
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART/_self/sfun/src/MyUART_sfun.c
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART/_self/sfun/src/MyUART_sfun.exp
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART/_self/sfun/src/MyUART_sfun.h
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART/_self/sfun/src/MyUART_sfun.lib
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART/_self/sfun/src/MyUART_sfun.lmk
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART/_self/sfun/src/MyUART_sfun.lmko
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART/_self/sfun/src/MyUART_sfun.obj
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART/_self/sfun/src/MyUART_sfun_debug_macros.h
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART/_self/sfun/src/MyUART_sfun_registry.c
MyState/hdlsrc/hdlsrc/slprj/_sfprj/MyUART/_self/sfun/src/MyUART_sfun_registry.obj
MyState/hdlsrc/hdlsrc/gm_MyUART.mdl.autosave
MyState/hdlsrc/hdlsrc/gm_MyUART0.mdl.autosave
MyState/hdlsrc/hdlsrc/gm_MyUART2.mdl.autosave
MyState/hdlsrc/hdlsrc/MyUART_sfun.mexw32
MyState/hdlsrc/hdlsrc/RxDChart.vhd
MyState/hdlsrc/hdlsrc/Subsystem.vhd
MyState/hdlsrc/hdlsrc/Subsystem_compile.do
MyState/hdlsrc/hdlsrc/Subsystem_map.txt
MyState/hdlsrc/hdlsrc/Subsystem_synplify.tcl
MyState/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/info/binfo.mat
MyState/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/c1_MyUART1.c
MyState/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/c1_MyUART1.h
MyState/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/c1_MyUART1.obj
MyState/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/c2_MyUART1.c
MyState/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/c2_MyUART1.h
MyState/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/c2_MyUART1.obj
MyState/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/lccstub.obj
MyState/hdlsrc/slprj/_sfprj/MyUART1/_self/sfun/src/MyUART1_sfun.bat
MyState/hdl

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