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文件名称:DES_IP

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    22.87kb
  • 已下载：
    0次
  • 提 供 者：
    cha****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

有效的改进3-DES算法的执行速度，采用了多级流水线技术，设计了一种高速的硬件结构，使得原来需要48个时钟周期才能完成的运算，现在只需要一个时钟周期就可以完成。另外通过增加输入/输出的控制信号。使得该IP可以方便的集成到SOC中，大大缩短了SOC的设计周期。-Effective 3-DES algorithm to improve the implementation of speed, multi-stage pipeline technology, designed a high-speed hardware architecture, making the original 48 clock cycles required to complete the operation, and now only need one clock cycle can be completed. In addition by increasing the input/output control signal. Makes the IP can be easily integrated into the SOC, the SOC has significantly shortened the design cycle.
相关搜索： des vhdl des vhdl fetch stage 流水线 mips DES IN VHDL DES_IP

(系统自动生成,下载前可以参看下载内容)

下载文件列表

DES_IP/3des_log.txt
DES_IP/des3_top.v
DES_IP/des_cipher.v
DES_IP/des_key_sel.v
DES_IP/des_sbox1.v
DES_IP/des_sbox2.v
DES_IP/des_sbox3.v
DES_IP/des_sbox4.v
DES_IP/des_sbox5.v
DES_IP/des_sbox6.v
DES_IP/des_sbox7.v
DES_IP/des_sbox8.v
DES_IP/des_top.v
DES_IP/log.txt
DES_IP/tb_des.v
DES_IP/tb_des3.v
DES_IP

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