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pll_improvement
- 一种改进的全数字锁相环设计 一种改进的全数字锁相环设计-an improved DPLL design an improved design DPLL
VHDLDPLL
- 比较好的技术文章《基于VHDL的全数字锁相环的设计》有关键部分的源代码。-relatively good technical article, "based on VHDL DPLL the design" a key part of the source code.
zicaiyang
- 技术文章《自采样比例积分控制全数字锁相环的性能分析和实现》有一定参考价值-technical article, "Since sampling proportional integral control DPLL performance analysis and achieve" a certain reference value
verilogpll1234
- 基于verilog的全数字锁相环的设计，基于verilog的全数字锁相环的设计。-verilog DPLL the design, verilog based on the DPLL design.
060107[1].pdf
- 全数字锁相环,包括ＤＰＤ，ＤＬＦ，ＤＣＯ．-DPLL, including the DPD, DLF, the making.
changyongmokuai
- 智能全数字锁相环的设计用VHDL语言在CPLD上实现串行通信-DPLL intelligent design using VHDL on the CPLD Serial Communication
02
- 基于VHDL的全数字锁相环的设计 有关键部分的源代码 hehe !
testbench
- 一个自己编写的全数字锁相环及其测试向量，比较简单但功能基本达到。
DPLL_Circuit
- 本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并 给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。
clkrecoveryDPLL
- 用于时钟恢复的全数字锁相环设计，可以去掉时钟的抖动。
DPLL_verilog
- 一阶全数字锁相环VERLOGIC程序代码，调试通过。
Matlab_model
- 在MATLAB环境下，对全数字锁相环的仿真，分析锁相环的性能参数
adpll
- 全数字锁相环 功能与74297相同 提供参数配置
ADPLL.rar
- 全数字锁相环（adpll)的部分源程序代码，是其中最重要的部分。,All-digital phase-locked loop (adpll) part of the source code, is one of the most important part.
smart
- 智能 全数字锁相环的设计 -smart all digital PLL design , very good
pll_code
- 全数字锁相环的verilog源代码-全数字锁相环的verilog源代码
Nl-diystem
- 新型全数字锁相环在无功补偿系统中的应用New all-digital PLL in reactive power compensation system-New all-digital PLL in reactive power compensation system
bit-sychronization
- 全数字锁相环实现位同步，通过3个触发器实现码元的边沿提取。基带码采用M序列仿真。-DPLL to achieve bit synchronization, achieved through three trigger symbol of the edge extraction. Baseband codes using M-sequence simulation.
VHDL-FPGA-ALL-digital-DDLL
- VHDL 全数字锁相环 ise7.1i环境实现 内有代码 和时域仿真结果-A VHDL language based on all digital phase-locked loop DPLL VHDL realization
a-adpll-based-on-fpga
- FPGA实现的VHDL语言的全数字锁相环-a adpll based on fpga