搜索资源列表
Matlabquanshuzisuoxianghuanfangzhenmoxing
- 在总结前人提出的一些锁相环仿真模型的基础上，用Matlab语言构建了一种新的适用于全数字仿真模型。
video_process_base_on_DSPandFPGA
- 基于高速数字信号处理器(DSP) 和大规模现场可编程门阵列( FPGA) ,成功地研制了小型 化、低功耗的实时视频采集、处理和显示平台. 其中的DSP 负责图像处理,其外围的全部数字逻辑功能都集成在一片FPGA 内,包括高速视频流FIFO、同步时序产生与控制、接口逻辑转换和对视频编/ 解码器进行设置的I2 C 控制核等. 通过增大FIFO 位宽、提高传输带宽,降低了占用EMIF 总线的时间 利用数字延迟锁相环逻辑,提高了显示接口时序控制精度. 系统软件由驱动层、管理层和应用层组成,使得硬件管
The_shortwave_high-speed_QAM_signal_fast_without_j
- 一种短波高速QAM信号快速无抖动码元同步方案的设计,文章基于Gardner定时误差检测算法、预滤波和一阶过零检测锁相环理论,结合卡尔曼 滤波算法,设计了一种快速无抖动的短波高速QAM信号全数字解调码元同步方案,从理论上 推导了方案中各个参数的设置方法,并在不同的信道环境下测试算法的性能,仿真结果显示 该方案具有优良的性能。 -A short high-speed QAM signal symbol timing quickly without jitter in the desi
dpll
- 本工程为锁相环，采用全数字系统设计，输出频率在10M~100M之间！可改进。-This project is phase-locked loop, all-digital system design, the output frequency between the 10M ~ 100M! Can be improved.
FdplllzipP
- ＦＰＧＡ实现全数字锁相环，运用硬件描述评议议verilog HDL，顶层文件ＤＰＬＬ．Ｖ -FPGA implementation of DPLL, the use of hardware descr iption council meeting Verilog HDL top-level file DPLL is. V
ver3
- 全数字锁相环的verilog代码，希望能有帮助-The DPLL verilog code, hoping to help! ! !
PLL
- 基于TMS320F28335的全数字锁相环的设计-The design of the digital PLL based on TMS320F28335
Matlab-about-pll
- 。在总结前人提出的一些锁相环仿真模型的基础上,用Matlab 语言构建了一种新的适用于全 数字锁相环的仿真模型 对全数字锁相环版图进行了SPICE 仿真,与该模型的仿真结果相验证。-. Built using Matlab language summary of some of the previously proposed phase-locked loop simulation model based on a simulation model of a new applicable t
verilog
- 全数字锁相环的verilog源代码，用于FPGA开发全数字锁相环-DPLL verilog source code for FPGA development DPLL
DLF
- 可增可减的计数器，可以用于全数字锁相环中的环路低通滤波器-Either upwards or downwards counter low-pass filter can be used for all-digital phase-locked loop in the loop
ADPLL-patent
- 全数字锁相环的几个专利，全部为英文，很好的参考资料-DPLL patent
dpll
- 用verilog编写的全数字锁相环，包括鉴相器，模K计数器，加减脉冲模块和分频模块，都经过验证-verilog based digital phase lock loop design, including phase detector,mode K counter, increment/decrement counter and frequency divider
aaa
- 一种全数字时钟数据恢复电路的设计与实现，提出一种改进型超前滞后锁相环法的全数字时钟恢复算法，与同类电路比较，具有数据码率捕获范围宽、捕获时间短的优点。-Clock Date Recovery(CDR)circuit is a important part of data transmission equipment．For the burst data transmission，the traditional phase—lock loop can hardly achieve the re
pll_zsy.v
- 全数字锁相环程序 此程序基于VHDL编写 可以完成相关功能-All digital phase-locked loop based on VHDL write program this program can complete the relevant function
DPLL
- 一个全数字锁相环，可用于信号的复用中，进行调制和借条操作。-A digital phase-locked loop can be used to signal multiplexing, modulation and IOU operations.
ADPLL
- verilog语言编写的fpga的全数字锁相环ADPLL程序-Verilog language FPGA all digital phase-locked loop ADPLL program
[emuch.net]PhaseLockedLoo
- 各种Pll的Simulink建模与仿真，包括线性模拟锁相环，全数字锁相环，带电荷泵的锁相环。建平鉴相器子系统建模-PLL simulation based on Matlab Simulink
UART_DPLL
- 通过串口uart rs232控制的全数字锁相环，dpll， 可锁时钟相位-UART CTORLER DPLL MODULE CLK
YD
- 运用qurtus9.0进行全数字锁相环的制作，内含有各个模块及程序注释。-Of all digital phase-locked loop with qurtus9.0 production, contains various modules and application notes
dpll
- 数字锁相环 dpll的 编译通过,使用verilog HDL语言对锁相环进行基于FPGA的全数字系统设计,以及对其性能进行分析和计算机仿真的具体方法-Digital phase-locked loop dpll compiler through the use of verilog HDL language on the phase-locked loop FPGA-based digital system design, as well as its performance analysis