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fre_dem
- 分频器设计，使用VHDL 语言，一个输入一个输出，CPLD-frequency demultiplication
PCM-Coding
- VHDL语言实现了PCM采编器，应用计数器、数据选择器实现了PCM编码与传输控制，系统时钟由分频器实现。-VHDL language PCM editing application counter, the data selector PCM encoding and transmission control of the system clock by a divider.
shiyanliu
- 用VHDL编程实现乐曲播放器设计。使用层次化设计方法，实现乐曲播放器的设计； 使用数控分频器设计硬件乐曲演奏电路，实现多首乐曲播放功能。 -The music player design with VHDL programming. Using the hierarchical design method, design music player NC crossover design hardware music playing the circuit, the song pla
FPGA-based-multi-Divider
- 分频器是指使输出信号频率为输入信号频率1/N的电子电路,N是分频系数。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。 本文当中，在分析研究和总结了分频技术的发展趋势的基础上，以实用、可靠、经济等设计原则为目标，介绍了基于FPGA的多种分频器的设计思路和实现方法。本设计采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计文件，在QuartusⅡ工具软件环境下
clk_div
- 本程序使用vhdl语言编写，能够在ALTERA CPLD-EPM3128A平台上模拟出一个分频器。-This program written in vhdl language of ALTERA CPLD-EPM3128A platform to simulate a divider.
div16_dff
- 该项目用D触发器设计了一个基于VHDL的16分频的分频器，其中包括仿真时序图。-Of the project design with D flip-flop frequency divider 16 points based on VHDL, including simulation timing diagram.
fsk_tz
- vhdl实现FSK调制，本次毕业设计的数据速率 1.2kb/s，要求产生一个1.2kHz的正弦信号，对正弦信号每周期取100个采样点，因此要求产生3个时钟信号：1.2kHz（数据速率）、120kHz（产生1.2kHz正弦信号的输入时钟）、240kHz（产生2.4kHz正弦信号的输入时钟）。基准时钟已由一个外部时钟120MHz提供，要得到前面三种时钟，就需要首先设计一个模50的分频器产生240kHz信号，再设计一个二分频器，生产一个120kHz的信号，然后再前面的基础上再设计一个模100的分频器，
fenpin
- VHDL编写的分频器，占空比为1:1，可以根据需要，修改计数器，完成不同频率的分频-Divider in VHDL, the duty cycle of 1:1, as needed, modify the counter, complete different frequency divider
fredivn
- 分频器的VHDL代码和仿真用的代码 基于ISE开发 可以再板子上实现-Divider VHDL code and simulation code on the ISE development board
shu-kong-fen-pin-qi
- 数控分频器的功能就是当在输入端给定不同输入数据时将对输入的时钟信号有不同的分频比，数控分频器就是计数值可并行预置的加法计数器设计完成，方法是将计数溢出与预置数加载输入信号相接即可。利用QuartusII软件，可以用VHDL语言进行编写程序的放法进行对数控分频器的设计。这里不需要很好的数字电路的知识，只要懂得VHDL语句就可以实现对数字电路功能的设计。-NC divider function is that when given different input data at the input
divider
- 分频器，可以实现简单的分频功能,适合初学VHDL语言的初学者-divider , it can realize simple divier
div50m
- 用VHDL代码编写的50分频器,已经经过Quarter仿真，证明正确，可用于计时器中-50 divider using VHDL code has After Quarter simulation, proved correct, can be used in the timer
DVF
- 分频器设计,用vhdl语言进行描述，主要解决分频器-DVF
div
- Quartus下VHDL语言编写的常用分频器（2、4、5、8、10、50、100）等，包含模块图。-Frequency divider in common use under Quartus environment,with module block
yibutongxun
- 用VHDL实现的异步通讯模拟程序和报告。分为控制器，接收器，发射器三部分，其中应用到了异步串行通讯控制器的设计以及非整数分频器的设计。-Asynchronous communication using VHDL simulation procedures and reporting. Divided into the controller, receiver, transmitter three parts, which applied to the design of asynchronous
fenpin
- 用VHDL写的一段很小的任意整数分频器，可以设置任意整数数值，来获得所要的分频值-Use VHDL to write for some small arbitrary integer divider can be set to any integer value, so as to obtain the desired divider value
The-key-control-divider
- 这是一个利用VHDL代码编写通过按键控制的分频器，通过给按键s3、s2、s1、s0赋不同的值，可以使分频器输出不同频率，此代码原用于自制示波器的分频。-This is a use of the VHDL code written by key control divider divider output through to key s3, s2, s1, s0 endowed different values, different frequencies, this code is the o
int_div
- 任意计数的分频器，实现功能超强；只需改变分频数字而已-frequency divider vhdl
dian-zi-shi-zhong
- 这是一个电子时钟的vhdl程序，功能是可以实现简单的分秒计时，其中包含有分频器、分秒控制器和主程序。-This is an electronic clock vhdl program can achieve the simple timing of every minute, which contains a divider, minutes and seconds, the controller and the main program.
fengmingqi
- FPGA VHDL实现 分频器一秒 fpga-The FPGA VHDL clocks divide one second