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TI_DSP_USB2_XDS510_Emulator.ra
- 内容包括： 仿真器原理图.rar CPLD_XDS510的源码.rar 24C01配置文件.rar XDS510 Windows驱动程序 详细制作过程说明文档 简介：介绍了基于USB2.0接口的DSP仿真器的研制方法。采用该方法，只需要设计出DSP仿真器的硬件系统和CPLD程序，USB驱动程序的设计采用TI公司提供的源程序，使得仿真器的研制十分简单易行。该仿真器通过实际产品测试，性能可靠。广大的DSP开发者可以使用本文提供的方法制作仿真器。 ,Include: schemati
Libra_ps2key_lcd.rar
- 用Verilog语言实现的PS2小键盘输入和1602 LCD显示的功能。无需修改，已经调试通过了。直接可以当成一个模块用于FPGA/CPLD系统开发过程。 这个代码是我在Libra环境下开发Actel FPGA时写的。,Verilog language using the PS2 keyboard and a small 1602 LCD display features. No changes have been adopted debugging. Directly as a module
slave_spi_ctrl.rar
- SPI 的FPGA控制源代码，用于一般通用的SPI技术，FPGA/CPLD控制的AD数据采集,SPI control course code
Digital-Design-with-CPLD-Part2
- Digital Design with CPLD Part2 PDF document with examples
music
- 设计并调试好一个能产生”梁祝”曲子的音乐发生器，并用EDA实验开发系统（拟采用的实验芯片的型号可选Altera的MAX7000系列的 EPM7128 CPLD ，FLEX10K系列的EPF10K10LC84-3 FPGA， ACEX1K系列的 EP1K30 FPGA，Xinlinx 的XC9500系列的XC95108 CPLD，Lattice的ispLSI1000系列的1032E CPLD）进行硬件验证。 设计思路 根据系统提供的时钟源引入一个12MHZ时钟的基准频率，对其进行各种分频
cpld
- 西安工业大学电信学院信息与通信系综合设计报告 -Xi an University of Technology Institute of Information and Communications Department of Telecommunications comprehensive design report
mcpu_1.06b
- MCPU is a minimal cpu aimed to fit into a 32 Macrocell CPLD - one of the smallest available programmable logic devices. While this CPU is not powerful enough for real world applications it has proven itself as a valuable educational tool. The source
MULT
- 乘法器 verilog CPLD EPM1270 源代码-Multiplier verilog CPLDEPM1270 source code
DM642-P4
- DM642原理图，4个TVP5150输入，1个SAA7105输出，cpld为3128，非常好的开发DM642参考图，pdf文档可以搜索。-DM642 schematics, four TVP5150 input, a SAA7105 output, cpld for 3128, very well developed DM642 reference map, pdf documents can search.
cpld_spi
- cpld spi ，功能基本上满足普通项目的使用，欢迎使用。-cpld spi, function essentially to meet the general project use, Welcome.
max7000
- CPLD MAX7000系列芯片资料，详细，对初学者很有帮助-CPLD MAX7000 series chip information, detailed and very helpful for beginners
serial
- -- 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在 --PC机上安装一个串口调试工具来验证程序的功能。 -- 程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控 --制器，10个bit是1位起始位，8个数据位，1个结束 --位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实 --现相应的波特率。程序当前设定的div_par 的值是0x104，对应的波特率是 --9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时
61EDA_C2194
- < xilinx ise 9.x fpga cpld设计指南>>, xilinx设计经典中的经典书籍,讲得非常全面.是fpga设计人员不可或缺的书籍-xilinx design classic of the classic books, put it very comprehensive. fpga design is an indispensable book
mux
- 多路选择器 verilog CPLD EPM1270 源代码-MUX source verilog CPLDEPM1270
Digital-Design-with-CPLD-Part3
- Digital Design with CPLD Part3 PDF document with examples
CPLD
- ad采集的小模块，实现串口转并口的功能，串口是SPI的接口-ad collector modoudle ad ad ad ad ad da da da da shuzi moni moni shuzi caiji caiji caiji caiji caiji caiji caiji
FPGA_common_idea
- 本文讨论的四种常用FPGA/CPLD 设计思想与技巧：乒乓操作、串并转换、流水线操作、数据接口同步化，都是FPGA/CPLD 逻辑设计的内在规律的体现，合理地采用这些设计思想能在FPGA/CPLD 设计工作种取得事半功倍的效果。-This article discusses the four commonly used FPGA/CPLD design ideas and techniques: ping-pong operation, strings, and conversion, pipe
ADCCONVER
- 控制CPLD对AD7656进行采样，环境quartus-use the CPLD to control AD7656
642_cpld
- 开发DM642系统很好用的cpld程序，包含字符叠加部分-DM642 system, well developed procedures for using cpld, including part of the OSD
EPM7256
- CPLD EPM7256原理图PCB图，已经校验，没有什么问题，制版既可。-CPLD EPM7256 Schematic diagram PCB have been checking, there was no problem with either plate.