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pll20
- 能实现利用开发板上的锁相环实现倍频，程序思路清晰明了，易学习。-Use and development board to achieve phase-locked loop to achieve frequency, clarity of program ideas, easy to learn.
CPLD
- CPLD编程，处理两路编码器的信号，可以将信号四倍频。同时能够控制IO的输入输出信号。-cpld program
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- 倍频器的硬件描述语言编程，可以产生多种不同频率的时钟。-Multiplier hardware descr iption language programming, can produce a variety of different frequencies of the clock.
VHDL
- 基于VHDL的数字倍频器设计，这里只提供个算法，希望对你的编程有所启发。-Vhdl based on the number of times the frequency of the design,Here only to provide an algorithm, hope for your programming has been inspired.
MyDDR
- 分析FPGA如何控制DDR，这个方法是自己倍频而不是把倍频过程放进IPCORE里面处理-Analysis of how to control the FPGA DDR, this method is its frequency multiplier rather than the process inside the handle into the IPCORE
Manchester
- 单片机C8051F020对曼彻斯特编码的测频并产生同频同步的脉冲信号。需要两个单片机协同，频率为10-100KHz的整10倍频。-Manchester encoding C8051F020 microcontroller for frequency measurement and frequency synchronization with the pulse generated signal. Requires two microcontroller together, frequency o
program
- FFT A计权 倍频程分析 三分之一倍频程分析-F F T A w eight o c tave a n al o n e t hird o ctave
Untitled
- 三分之一倍频程处理程序,适用于声学及振动信号处理-the third singal
third_-octave
- 采用带通滤波法，对信号进行1/3倍频程分析。程序带详细注释。-no english
gc
- 光栅尺4倍频. QDC24 4倍频 计数. XOXY 总线读写. FILTER8 输入滤波.-24BIT COUNT
11.25three-to-one
- 振动信号三分之一倍频程谱，估计随机振动信号的频率谱函数-One-third octave spectra of the vibration signal
one_thirdOCT
- 三分之一倍频处理程序 工作常用 三分之一倍频处理程序 工作常用-one third one thirdone thirdone third
MonoAudioConvert
- Object-C 单声道音频合成 单声道，振荡器模块 双振荡器 方形，三角形，锯齿，反向锯齿波 倍频选择，支持5个八度 音符间滑行（滞处理器） 振荡器细齿（多个倍频程） 振荡器同步 低通滤波器模块 调制模块 tremelo/ WAVE 颤音/硬沥青 过滤 包络发生器模块 支持的ADSR（攻击，衰减，保持，释放） 体积 滤波器（低通滤波器的数量）-Object-C mono audio synthesis Features
PLL
- 基于EP2C8的锁相环倍频文件 原来时钟为25Mhz 倍频为100Mhz-File the original clock of the EP2C8 the phase locked loop frequency multiplier 25Mhz for 100Mhz
MCMV
- 帧率倍频算法 自己亲手做的 效果还相当不错 可以准确的预测中间帧，采用运动估计与运动补偿算法。单向估计和双向估计-The results were pretty good frame rate multiplier algorithm made themselves can accurately predict the middle frame, motion estimation and motion compensation algorithm. One-way
AB-4F
- 基于CPLD 的四倍频辩向电路设计-24位计数 8位单片机数据输出-Based on the CPLD optical pulse encoder signal multiplier circuit design
pufenx
- 三分之一倍频程谱分析程序。 -One-third octave spectrum analysis program
eda
- EDA 正弦信号发生器：正弦信号发生器的结构有四部分组成，如图1所示。20MHZ经锁相环PLL20输出一路倍频的32MHZ片内时钟,16位计数器或分频器CNT6，6位计数器或地址发生器CN6，正弦波数据存储器data_rom。另外还需D/A0832（图中未画出）将数字信号转化为模拟信号。此设计中利用锁相环PLL20输入频率为20MHZ的时钟，输出一路分频的频率为32MHZ的片内时钟，与直接来自外部的时钟相比，这种片内时钟可以减少时钟延时和时钟变形，以减少片外干扰 还可以改善时钟的建立时间和保持时
Carrier-Frequency-Synchronization
- LTE下行链路的频偏估计算法，主要分为整数倍频偏估计，小数倍频偏估计还有残余频偏的估计-Carrier Frequency Synchronization in the Downlink
basicbi
- 随机共振 用随机共振方法检测微弱信号，观察奇倍频现象-Stochastic resonance