搜索资源列表
clock
- 数字秒表计数 vhdl 译码器 分频器 计数器 报警器-stopwatch counter
clkdiv
- vhdL语言写的时钟分频器,使用的是二分法的方式实现的功能-that is a vhdl version clock divider
fenpin_m
- 基于VHDL的一种小数分频器，能够实现任意的小数分频-A decimal frequency divider base on VHDL, be able to achieve any decimal frequency divider
VHDL_Divider
- 该文档详细介绍了用VHDL语言实现分数分频器和积分分频器，以及50 占空比的奇数分频和非50 占空比的奇数分频。-This document details the odd fractional divider and integral divider, and 50 duty cycle with VHDL divider and an odd number of non-50 duty cycle divide.
VHDLBasicExperimentSJTU
- 上海交大几个基础VHDL 实验的代码,包括分频器，计数器，七段计数器，状态机，锁存器等-Shanghai Jiaotong University and a few experiments of basic VHDL code, including the frequency divider, timer, seven segment counter, state machines, latches, etc.
div_sim
- 通过使用VHDL语言编写程序实现了分频器的功能-Through the use of VHDL language procedures for the realization of the divider function
2DPSK-linan
- 全数字2DPSK调制解调系统，为VHDL语言。包括512分频器，M序列发生器等。整个过程完成2DPSK的调制与解调。-The full the digital 2DPSK modem system for the VHDL language. Including the 512 divider, the M-sequence generator. The whole process is completed 2DPSK modulation and demodulation.
fenpin11
- 该小数分频器利用VHDL语言，在同一程序中实现了分频比交错、累加器分频两种方式。采用同步时序。-The decimal prescaler use VHDL language, in the same procedure to realization of points staggered, frequency than accumulators points frequency in two ways. The timing synchronization.
VHDLfenpin
- VHDL整数、小数、分数、偶数、奇数、非50 分频器设计-VHDL integer decimal points even odd number not 50 prescaler design
frequency-divider
- 基于VHDL语言实现的数控分频器的设计及其仿真-Based on the numerical control language realization VHDL prescaler design and its simulation
fre_dem
- 分频器设计，使用VHDL 语言，一个输入一个输出，CPLD-frequency demultiplication
PCM-Coding
- VHDL语言实现了PCM采编器，应用计数器、数据选择器实现了PCM编码与传输控制，系统时钟由分频器实现。-VHDL language PCM editing application counter, the data selector PCM encoding and transmission control of the system clock by a divider.
shiyanliu
- 用VHDL编程实现乐曲播放器设计。使用层次化设计方法，实现乐曲播放器的设计； 使用数控分频器设计硬件乐曲演奏电路，实现多首乐曲播放功能。 -The music player design with VHDL programming. Using the hierarchical design method, design music player NC crossover design hardware music playing the circuit, the song pla
FPGA-based-multi-Divider
- 分频器是指使输出信号频率为输入信号频率1/N的电子电路,N是分频系数。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。 本文当中，在分析研究和总结了分频技术的发展趋势的基础上，以实用、可靠、经济等设计原则为目标，介绍了基于FPGA的多种分频器的设计思路和实现方法。本设计采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计文件，在QuartusⅡ工具软件环境下
clk_div
- 本程序使用vhdl语言编写，能够在ALTERA CPLD-EPM3128A平台上模拟出一个分频器。-This program written in vhdl language of ALTERA CPLD-EPM3128A platform to simulate a divider.
div16_dff
- 该项目用D触发器设计了一个基于VHDL的16分频的分频器，其中包括仿真时序图。-Of the project design with D flip-flop frequency divider 16 points based on VHDL, including simulation timing diagram.
fsk_tz
- vhdl实现FSK调制，本次毕业设计的数据速率 1.2kb/s，要求产生一个1.2kHz的正弦信号，对正弦信号每周期取100个采样点，因此要求产生3个时钟信号：1.2kHz（数据速率）、120kHz（产生1.2kHz正弦信号的输入时钟）、240kHz（产生2.4kHz正弦信号的输入时钟）。基准时钟已由一个外部时钟120MHz提供，要得到前面三种时钟，就需要首先设计一个模50的分频器产生240kHz信号，再设计一个二分频器，生产一个120kHz的信号，然后再前面的基础上再设计一个模100的分频器，
fenpin
- VHDL编写的分频器，占空比为1:1，可以根据需要，修改计数器，完成不同频率的分频-Divider in VHDL, the duty cycle of 1:1, as needed, modify the counter, complete different frequency divider
fredivn
- 分频器的VHDL代码和仿真用的代码 基于ISE开发 可以再板子上实现-Divider VHDL code and simulation code on the ISE development board
shu-kong-fen-pin-qi
- 数控分频器的功能就是当在输入端给定不同输入数据时将对输入的时钟信号有不同的分频比，数控分频器就是计数值可并行预置的加法计数器设计完成，方法是将计数溢出与预置数加载输入信号相接即可。利用QuartusII软件，可以用VHDL语言进行编写程序的放法进行对数控分频器的设计。这里不需要很好的数字电路的知识，只要懂得VHDL语句就可以实现对数字电路功能的设计。-NC divider function is that when given different input data at the input