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搜索资源列表

  1. odd_divider_VHDL

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  2. 常用1、3、5及任意奇数分频器的VHDL代码实现(原创)-used 1,3,5 and arbitrary odd Divider VHDL code to achieve (original)
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1537
    • 提供者:汤维
  1. 52_divider

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  2. 分频器,用VHDL语言编码,可能对你用处不是很大,但做为参考还是很大用处的-dividers, VHDL coding, you may not have much use, but as a reference or very useful
  3. 所属分类:其它

    • 发布日期:2008-10-13
    • 文件大小:1439
    • 提供者:jinlong
  1. fenpinqi11

    0下载:
  2. 基于FPGA的分频器设计,已经通过了仿真(VHDL语言编写)-divider based on FPGA design, has adopted the simulation (VHDL language)
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:456189
    • 提供者:董省
  1. 9

    0下载:
  2. 本文介绍了两种分频系数为整数或半整数的可控分频器的设计方法。其中之一可以实现50%的奇数分频。利用VHDL语言编程,并用QUARTERS||4.0进行仿真,用 FPGA 芯片实现。 关键词:半整数,可控分频器,VHDL, FPGA
  3. 所属分类:单片机(51,AVR,MSP430等)

    • 发布日期:2008-10-13
    • 文件大小:180529
    • 提供者:陈金豹
  1. clk_div

    0下载:
  2. vhdl语言描述分频器,实现2、4、8、16……分频,经过实践
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:36341
    • 提供者:石仁利
  1. any_frequency_VHDL

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  2. 任意整数分频器的vhdl源程序,放心使用. 无版权问题,欢迎copy.
  3. 所属分类:其它

    • 发布日期:2008-10-13
    • 文件大小:1152
    • 提供者:大鲁
  1. expt53_dvf

    0下载:
  2. 基于fpga和sopc的用VHDL语言编写的EDA数控分频器
  3. 所属分类:嵌入式/单片机编程

    • 发布日期:2008-10-13
    • 文件大小:39274
    • 提供者:多幅撒
  1. frequent

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  2. 基于vhdl的数控分频器设计的源代码及仿真
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:100224
    • 提供者:hlj1232123
  1. vhdl1

    0下载:
  2. VHDL经典案例源码 有至少20个经典案例,如:自动售货机,分频器
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:169548
    • 提供者:卢卢
  1. Microsoft

    0下载:
  2. 基于VHDL的分频器设计,这是源码希望对大家有用。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2953
    • 提供者:sun
  1. clk_2div

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  2. vhdl语言编写的2分频器代码,简单易懂
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:924
    • 提供者:张昆
  1. fenpin1

    0下载:
  2. VHDL分频器,利用分频比较错法,要实现K=324/28=8.3571428571...的分频周期为28,18个8分频和10个9分频循环,所以设一个0到27的循环计数器,每当1、4、7、10、13、16、19、22、27时进行9分频,其他时为8分频;为使占空比尽量接近50%,需要在每一个8或9分频中设定一下输出几个时钟的0和1。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1080
    • 提供者:wx
  1. freqdivfinal

    0下载:
  2. 用vhdl实现的分频器,可产生任意对主时钟的分频,从而是实现不同频率pwm的控制
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2108
    • 提供者:呵呵
  1. div

    0下载:
  2. 该源码为VHDL语言编写的分频器,在W-4b教学平台上通过验证
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:111185
    • 提供者:汤向行
  1. daima.用VHDL语言设计一个数字秒表

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  2. 用VHDL语言设计一个数字秒表: 1、 秒表的计时范围是0秒~59分59.99秒,显示的最长时间为59分59秒。 2、 计时精度为10MS。 3、 复位开关可以随时使用,按下一次复位开关,计时器清零。 4、 具有开始/停止功能,按一下开关,计时器开始计时,再按一下,停止计时。系统设计分为几大部分,包括控制模块、时基分频模块、计时模块和显示模块等。其中,计时模块有分为六进制和十进制计时器。计时是对标准时钟脉冲计数。计数器由四个十进制计数器和两个六进制计数器构成,其中毫秒位、十毫秒位、秒位和
  3. 所属分类:VHDL编程

    • 发布日期:2016-01-26
    • 文件大小:4767
    • 提供者:SAM
  1. fenpinqi.rar

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  2. 用VHDL语言设计分频器要求是将128赫兹的脉冲信号经过分频器分别产生64赫兹,32赫兹,16赫兹,8赫兹,4赫兹, 2赫兹,1赫兹,0.5赫兹的8种频率的信号,Divider design using VHDL language requirement will be 128 Hz pulses were generated through divider 64 Hz, 32 Hz, 16 Hz, 8 Hz, 4 Hz, 2 Hz, 1 Hz, 0.5 Hz frequency of the
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:584
    • 提供者:高原
  1. deccount3

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  2. 本程序是利用VHDL语言实现3分频器的设计-The program is 3 divider using VHDL language design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:174950
    • 提供者:wangchenlin2000
  1. FPGA_Clk

    0下载:
  2. 基于Cyclone EP1C6240C8 FPGA的时钟产生模块。主要用于为FPGA系统其他模块产生时钟信号。采用verilog编写。 使用计时器的方式产生时钟波形。 提供对于FPGA时钟的偶数分频、奇数分频、始终脉冲宽度等功能。-Based on Cyclone EP1C6240C8 FPGA' s clock generator module. Is mainly used for the FPGA system clock signal generated in other
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1465971
    • 提供者:icemoon1987
  1. fenpinq

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  2. VHDL分频器的设计,可以产生奇数和偶数次分频-VHDL Divider
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:879914
    • 提供者:lp
  1. int_div1

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  2. vhdl编写的任意分频器,经过测试好用,准确-divider vhdl any written, tested easy to use, accurate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1527
    • 提供者:yuhan
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