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adder128x
- 128位加法器优化设计：64位加法运算+2-1多路选择器。并在关键路径上添加寄存器，降低延迟。 testbench可以测试优化的效果，在ISE中做过综合，能跑到200+MHz-128-bit adder optimization design: 64-bit adder+ 2-1MUX. In the key path, there are regs to improve the performance and reduce the delay time. you use the tes
2-more-than-one-way-selector
- 利用FPGA编程-------实现“ 2选1 多路选择器”-2 more than one way selector
choose
- 8-3多路选择器的fpga实现，数码管显示当前选择数据编号-8-3 multiplexer fpga realize, digital tube display the currently selected data Numbers
fine
- 4选一多路选择器，计算机组成原理实验的一部分，可扩展为8选一。-Choose more than one way to select the computer form the principle part of an experiment, can be extended to 8 election.
verilog-code
- 都是verilog代码：多路选择器代码，储存器代码，时钟分频器代码，串并转换电路代码，香农扩展运算代码，ram代码。-MUX code and REGISTER code clock divider code string conversion circuit code, Shannon extended op code, the ram code.
Desktop
- 包括3:8译码器，D触发器组成的8位寄存器，8位乘法器，41多路选择器。-Including 3:8 decoder, the D flip-flop composed of 8-bit registers, the 8-bit multiplier, 41 multiplexer selector.
fVerrilog_Devr
- 朋友，我是Jawen.看到先前上载的一套CPLD开发板的VHDL源码挺受欢迎的，现在就将她的Verilog源码也一并贡献给大家：8位优先编码器，乘法器，多路选择器，二进制转BBCD码，加法器，减法器，简简单易懂状态机，四位比较器，7段数码管，i2c总线，lcd液晶LCD显示出来，拨码开关，串口，蜂鸣器，矩阵键盘，跑马灯，交通灯，数字时钟 可直接使用。 -Friends, I Jawen. See previous upload a CPLD Development Board VHDL so
Quartus
- QuartusII多路选择器,数字电路环境，大三EDA技术实验-Quartus,chosen conductos in matheathics field
mux42
- 一个四选一多路选择器 ，元件例化生成八个元件，八个结果相与输出结果-A four-elect more than one-way selector component instantiation generates eight components, the eight results of phase output
exp1
- 2选1 多路选择器 其中a, b是输入信号，s 是通道选择信号，y是输出信号。 当s=0时，y=a； 当s=1 时，y=b。 -2 to 1 multiplexer to select where a, b is the input signal, s is the channel selection signal, y is the output signal. When s = 0, y = a when s = 1, y = b.
ch3
- vhdl技术基础 电子书；第三章；介绍VHDL的简单设计（2选1多路选择器），从简单程序学习VHDL基本语句-TECHNOLOGY OF VHDL U3 SIMPLE PROGRAM SO AS TO LEARN EASY KEY WORDS OF VHDL
The-VHDL-various-basic-code
- VHDL的各种基本代码 包括4选1,8选1多路选择器，8位全加器，加1减1计数器，序列检测器，异步清零16位加减可控计数器，数码管扫描程序，双2选1，状态机等基本程序！-VHDL basic code including 4 election 1,8 to 1 multiplexer selector, 8-bit full adder, plus 1 minus 1 counter sequence detector, asynchronous clear 16 plus or minus
14-FPGA-examples
- 14个FPGA例程包，如用FPGA实现跑马灯。多路选择器等-14 FPGA routines packet, such as using FPGA Marquee. Multiple selector
project1
- 4比1多路选择器，HDl verilog语言编写，能在DE2上运行-4 to 1 multiplexer, HDl verilog language, able to run on the DE2
CNT4
- ise组合逻辑电路中的4选1多路选择器+仿真文件-ise combinational logic circuit 4 to 1 multiplexer+ simulation file
mux21
- ise13.2环境下VHDL编写的2选1多路选择器+仿真波形-ise13.2 environment, VHDL, 2-to-1 multiplexer+ simulation waveforms
chap12
- 16个常用HDL编码打包上传 包括记数器，多路选择器，全加/半加器等，均通过modsim验证-16 commonly used HDL coding package upload includes counter, MUX, all add/semi-add, etc., are adopted to verify modsim
VHDL
- 3-8译码器 4-2优先编码器 4选1多路选择器-3-8 4-2 priority encoder decoder 4-to-1 multiplexer
VHDL-description-
- 2选1多路选择器的VHDL描述四种方法.txt 对于实现同一功能的电路，有不同的描述方法；另一方面，对于既定的电路功能，对应的电路结构不是唯一的，可以对应不同的电路结构，取决于综合器的基本元件库的来源、优化方向和约束的选择。- 2choose 1 multichannel selector VHDL descr iption of four kinds of methods. TXT To realize the same function circuit, there is the
Lab3_mux24a
- 4位2选1多路选择器的设计与实现。nexy3开发板。本实验中用Verilog语句来描述。-Xilinx ISE 12.3.nexy3.