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CPLDVHDL2
- 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点-In addition to the completion of the use of a chip clock source, buttons, speakers and monitors (digital tube) all the figures outsi
ddfsdemo
- 直接数字频率合成器（Direct Digital Frequency Synthesizer：DDFS）的VHDL程序,开发环境是QuartusII,系统时钟为50MHz，由PLL产生DDFS的工作时钟166.67MHz,地址位宽为24位，频率字为20，相位字为10，RAM用于存储查找表，其地址位宽为10，数据位宽为8。-Direct Digital Frequency Synthesizer ( DDFS) of the VHDL program, the development enviro
3FSK.vhd
- 利用MAXPLUS作为仿真工具，用VHDL语言编程，采用频率键控法实现3FSK调制。对输入的系统时钟分别进行2分频，4分频和8分频得到这3种频率。通过对数字基带信号进行双二进制编码得到3个电平值，把它们作为三选一开关，来分别选择不同的频率值、选择不同的信号，从而实现3FSK调制。-As a simulation tool used MAXPLUS using VHDL language programming, using frequency shift keying modulation me
fen_pin
- 在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。 下面我们介绍分频器的VHDL描述，在源代码中完成对时钟信号CLK的2分频，4分频，8分频，16分频。 -fen pin
VerilogHDL
- vhdl多功能数字钟数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性-vhdl multifunction digital clock digital clock is a digital circuit technology with the hours, minutes, seconds, timing devices, and mechanical clock higher than the accuracy and intuitive
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- VHDL电子时钟设计论文，利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。-VHDL design of e-paper clock, using a complete inter-chip clock source, buttons, speakers and monitors (digital control) than all the digital circuit functions.
DDS_100325(13)_success
- QUARTUS II环境下VHDL语言编写DDS程序，双数字信号输出，一为正弦波幅值输出，一正弦波差值信号。时钟2^21HZ，带24bits频率控制字。-QUARTUS II environment, VHDL language DDS program, two digital signal output, an amplitude for the sine wave output, a sine wave difference signal. Clock 2 ^ 21HZ, with 24bi
clock
- 数字电子时钟 的 VHDL 状态机程序 -VHDL procedures for electronic clock
yt7132_clock
- 用VHDL语言编写的12/24小时时钟，利用EDA系统软件QuartusII环境下基于FPGA/CPLD的数字系统设计方法-VHDL language with the 12/24 hour clock, the use of EDA software QuartusII environment based on FPGA/CPLD design of digital system
clock
- 用VHDL 语言设计数字钟，实现在数码管上显示分钟和秒，并且可以手动调节分钟， 实现分钟的增或者减。该设计包括以下几个部分： （1）分频电路的设计，产生1Hz 的时钟信号，作为秒计时脉冲； （2）手动调节电路，包括“时增”“时减”“分增”“分减”。 （3）时分秒计时电路。 （4）7 段数码管显示电路。-Design with VHDL, digital clock, to achieve in the digital display minutes and seconds,
Distributer
- VHDL编写的分频器。用于将50MHz的时钟脉冲分频成一个500Hz的扫描时钟和1Hz的秒脉冲。与我的其它8个模块配套构成一个数字钟。-Programmed with VHDL.A clock distributer which generates a 500Hz scaning clock and a 1Hz second impulse. It is one of my total 9 modules that are used to design a digital clock.
digital-electronic-clock
- 基于VHDL的数字电子时钟的设计 实现计时，秒表，闹钟功能-VHDL-based design implementation digital electronic clock timer, stopwatch, alarm clock function
A
- 基于CPLD的VHDL语言数字钟(含秒表)设计及程序 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。-The VHDL language based on CPLD digital clock (including a stopwatch) design and program By usin
shu-kong-fen-pin-qi
- 数控分频器的功能就是当在输入端给定不同输入数据时将对输入的时钟信号有不同的分频比，数控分频器就是计数值可并行预置的加法计数器设计完成，方法是将计数溢出与预置数加载输入信号相接即可。利用QuartusII软件，可以用VHDL语言进行编写程序的放法进行对数控分频器的设计。这里不需要很好的数字电路的知识，只要懂得VHDL语句就可以实现对数字电路功能的设计。-NC divider function is that when given different input data at the input
elec_clock_if
- VHDL 最简单数字电子时钟程序（一个process），无时间设置，闹钟等功能。-VHDL simple digital electronic clock program (ONLY a process). NO the time setting, alarm clock function.
pmuxxplusii-vr
- 用VHDL开发的数字时时钟，可变宽度脉冲产生器 -VHDL development of digital clock, variable-width pulse generator
Usegg7_11s
- 用VHDL描述一个让6个数码管同时显示出来的控制器，同时显示出来0、1、2、3、4、5这6个不不同的数字图形到6个数码管上，输入时钟调节频率，使的能够观察到稳定显示出来的6个数字。可异步复位 -With VHDL descr iption of a let six digital tube display controller, 0,1,2,3,4,5 six different digital graphics displayed to six digital tube, adjust t
clock
- 用vhdl写的数字电子时钟，能够定闹钟，定点报时，调时，用Quartus II 7.2 (32-Bit)写的，压缩文件，里面有源程序，仿真文件等（就是所建的工程）-Digital electronic clock vhdl write, to set the alarm clock, designated chime tune, written using Quartus II 7.2 (32-Bit), compressed files, source code and simulation
multiclock
- 以VHDL为基础的多功能数字钟的实现功能程序，包括时钟，闹钟，计数等功能。-In VHDL-based implementation of multi-function digital clock procedures, including clock, alarm clock, counting and other functions.
Example23
- 设计一款多功能数字秒表的VHDL小程序，产生100Hz时钟的分频计数器-Design a multi-function digital stopwatch VHDL applet, generate 100Hz clock divider counter