搜索资源列表
FSM_program
- 用于协议状态机的编程参考，可以用于协议设计。-agreement for the state machine programming reference design can be used in the agreement.
FSM02
- 异步复位状态机 -- State Machine with Asynchronous Reset -- dowload from: www.fpga.com.cn & www.pld.com.cn -asynchronous reset state machine -- State Machine with Asynchronou 's Reset -- dowload from : www.fpga.com.cn
66vhdl_src
- 66个vhdl的常用源代码，包括有双向口、状态机等，自解压后看vhdl_example.html列表说明.exe-66 vhdl common source code, including the two-mouth state machine, Since unpacked see vhdl_example.html tabulated. exe
xcv
- verilog编写的状态机检测00100序列. 实现 input:...011000010010000... output:...000000000100100... 并且 用测试模块来验证状态是否正确工作-verilog prepared by the state machine detected 00,100 sequences. Achieve input : ... ... 011000010010000 output : 000000000100100 ... ... a
Delphi_1016
- 《Delphi算法与数据结构》源码 Delphi开发人员Julian Bucknall从实用角度为广大程序员提供了有关使用算法和数据结构的一个详尽的介绍。Bucknall先从算法性能的讨论开始，涵盖了诸如数组、链表和二叉树等内容。这本书强调了查找算法（如顺序和二分查找），另外也重点介绍了排序算法（包括冒泡排序、插入排序、希尔排序、快速排序和堆排序），此外还提供了有关的优化技术。不仅如此，作者还介绍了散列和散列表、优先队列、状态机和正则表达式以及诸如哈夫曼和LZ77等数据压缩技术。 随附光
alarm_ok_1
- 用ATmega16实现的多功能带音乐闹铃（老鼠爱大米）的数字时钟，有3个功能键设置。具体功能为：秒表计时，闹铃音乐，时钟，校时设置。可以学习状态机的编程思想。-ATmega16 achieve with the music with multi-function alarm (Lao Shu Ai Da Mi) digital clock, There are three function keys installed. Specific functions : stopwatch time,
VHDL_Development_Board_Sources
- 这是我最近买的一套CPLD开发板VHDL源程序并附上开发板的原理图,希望对你是一个很好的帮助!其中内容为:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,7段数码管,i2c总线,lcd液晶显示,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟.-which I have recently bought a CPLD Development Board VHDL source code accompanied the development
trafficLight-verilog
- 交通灯状态机的实现，用verilog HDL编程，Xilinx ISE 6仿真，在实际电路中得到验证．-traffic lights to achieve the state machine, with verilog HDL programming, Xilinx ISE 6 simulation, the actual circuit have been tested.
ad_s_machine
- 用ＶＨＤＬ实现Ａ／Ｄ转换的状态机的控制，所用的开发软件是ＱＵＡＴＴＵＳ６.０-using VHDL A / D conversion of the state machine control, used in the development of software is QUATTUS6.0
smdesign
- 文章详细介绍了VHDL中状态机的设计,结合图形解释,对于初学者很有帮助-article describes in detail the state machine in VHDL design, integrating graphics explain helpful for beginners
16bit_booth_multiplier_STG
- verilog程序，实现两个16bit数乘法，采用booth算法，基于状态机实现，分层次为datapath和controller两个子模块，testBench测试通过-verilog procedures, two 16bit multiplication, the algorithm used booth. Based on the state machine achieved at different levels for datapath controller and two sub-mo
0809conventorvhdl
- 1.AD0809转换器的vhdl实现 2.用状态机来实现不同状态的动态切换，思路明晰简单实现。 3.内含注释，易于修改和理解 4.对数码管的动态扫描,显示 -1.AD0809 converters to achieve the two vhdl. Using the state machine to achieve the different states of dynamic switching thinking, clarity simple to achieve. 3. N
OPNETERROR
- 初学OPNET，个人觉得要注重三个方面： 1，OPNET 的网络仿真机制，包括三层建模、离散事件驱动仿真机制、通信机制、 有限状态机等，主要是看帮助文档中的原理部分； 2，OPNET 的核心函数，多看帮助文档中各核心函数的介绍以及示例很有帮助； 3，掌握ODB 的调试，个人感觉OPNET 的调试不难，关键是要善于从OPNET 的仿真 原理入手来找可能的错误所在，我的经验就是按着数据走的流程来分析。 另外，有时间的话，可以找一个OPNET 提供的标准模块代码来看看，有利于理
jhvhjhk
- 乒乓球游戏机实验报告实验人： 大火虎设计课题： 用VHDL设计一个乒乓球游戏机,用开关来摸拟球手及裁判,用LED来模拟乒乓球,采用每局十一球赛制,比分由七段显示器显示. 设计思路： 采用按功能分块,将整个电路分成若干子程序,利用不同的子程序来实现记分，显示，键盘控制。设计过程： 1) 对4MHZ信号进行分频,得到所需的1HZ,及七段显示器所需的频率.存为CLOCKMAKE.VHD(注:仿真时所加的信号频率比这要高。)。 2) 设计一个子程序来描述裁判,左击球手,右击球手的动作对LED显示的影响,
key_state_mechine
- 4*4矩阵键盘扫描函数,用状态机实现,不用延时以消抖,只需在一个定时10~12ms左右的中断函数里调用,从而节省了单片机时间-4 * 4 matrix keyboard scan function, the state machine to achieve, not delay to eliminate buffeting, only in a regular 10-12ms about the interruption function within the call, thereby sav
Verilog_Development_Board_Sources
- 朋友，我是Jawen.看到先前上载的一套CPLD开发板的VHDL源码挺受欢迎的，现在就将她的Verilog源码也一并贡献给大家：8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,7段数码管,i2c总线,lcd液晶显示,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟-friends, I Jawen. previously seen on the set of CPLD Development Board VHDL source code q
state_machine
- 使用8位控制器picoblaze实现状态机的源代码-use eight picoblaze achieve controller state machine source code
VHDL-status
- VHDL状态机学习笔记,对初学者有很重要的帮助意义-VHDL state machine learning notes for beginners has a very important significance help
vgactrl
- vga控制电路原码。主要有时序产生模块，彩条产生模块和接口模块。改程序主要用状态机来实现，两个计数器来控制状态的翻转。-vga control circuit original code. Sequencers have a major modules of exotic produce modules and interface modules. Procedures in the main state machine to achieve, two counter to the state
st_11
- cpld状态及设计。 很好的文章。 要设计vhdl状态机的话，最好看看。-cpld state and design. Good paper. Vhdl to design the state machine, the best look.