搜索资源列表
WinADSL
- WINADSL例子 ADSL （Asymmetric Digital Subscriber Line ，非对称数字用户环路）是一种新的数据传输方式。它因为上行和下行带宽不对称，因此称为非对称数字用户线环路。它采用频分复用技术把普通的电话线分成了电话、上行和下行三个相对独立的信道，从而避免了相互之间的干扰。即使边打电话边上网，也不会发生上网速率和通话质量下降的情况。通常ADSL在不影响正常电话通信的情况下可以提供最高3.5Mbps的上行速度和最高24Mbps的下行速度。-ADSL (As
gps_software
- 文档描述了GPS软件接收机从射频前端到后端数据处理的详细设计，包括环路参数的计算及仿真。非常实用-failed to translate
SATLSim
- 卡尔加里大学写的跟踪环路程序,用来进行算法验证和测试。-tracking loop for test by Calgary University
good
- 信号发生器，产生可调pwm信号，和可控的四路环路信号-singal merch
Hamiltonian-loop
- Hamiltonian loop 哈密顿环路解决图论最短路问题 -Hamiltonian loop
IIR
- 环路滤波器的FPGA实现，使用VERILOG语言，ISE13.2编译环境-The loop filter FPGA realizing, use VERILOG language, ISE13.2 compile environment
PLL_1
- 为锁相回路或锁相环，用来统一整合时脉讯号，使内存能正确的存取资料。PLL用于振荡器中的反馈技术。 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利 用锁相环路就可以实现这个目的。-For phase lock loop or phase lock loop, the unification and the integration of the pulse signal used to when, make memory can correct access material
delayofdm
- ofdm 环路延迟估计，包括整数倍估计和小数倍估计。估计误差可调。-The ofdm loop delay estimation, including an integer multiple of estimates and a small multiple of the estimated. The estimation error is adjustable.
The-banker
- 银行家算法我知道了它是避免死锁的一种重要方法，本实验要求用高级语言编写和调试一个简单的银行家算法程序。通过这个实验我体会和了解死锁和避免死锁的具体实施方法更加深了解有关资源申请、避免死锁等概念。死锁的产生，必须同时满足四个条件，互斥条件，请求和保持条件，不剥夺条件，环路等待条件只要破坏上述四个条件中除去互斥资源的条件外系统就不会发生死锁。通过这个算法可用解决生活中的实际问题。-The banker' s algorithm, I know it is an important method
main_bitloop
- 位同步程序，本程序通过早迟门的结果，通过相位误差鉴别器和环路滤波器和DCO，来达到位同步。-Bit synchronization program, this program, the results of the early-late gate phase error discriminator and loop filter and DCO to achieve bit synchronization.
cycle_fil_qy120515
- 关于有源环路滤波器的设计程序，最后生成了波特图。-Active loop filter design process, and finally generate the Bode plots.
my_apll_calcoeff
- 在设计锁相环时，二阶环路滤波器的系数设计极为重要，本程序可以用于FPGA设计锁相环时计算所需的参数。-It is important to calculate a tow order loop filter,when designing a phase locked loop.This program can be used in designing a phase locked loop based FPGA or DSP directly.
count_zj
- 基于FPGA的数字锁相环中环路滤波器的设计-FPGA digital PLL loop filter design
TSysgenQAM16Dh
- 采用Xilinx的Sysgen工具建立的16QAM调制制解调模型，其中包括信源生成、多普勒频偏、载波跟踪环路等。 -16QAM modulation using Xilinx Sysgen tool to establish the modem model, including source to generate the Doppler shift, the carrier tracking loop.
dpll1600e
- 数字锁相环的设计，包括鉴相器，环路滤波器，spi口输出，分频器的源代码-Digital phase-locked loop design source code, including the phase detector, loop filter, spi port output divider
qpsk_demod_use_FPGA
- 根据软件无线电的思想，提出了一种新颖的数字信号处理算法，对QPSK信号的相位进行数字化处理，从而实现对QPSK信号的解调.该算法允许收发两端载波存在频差，用数字锁相实现收发端载波的同步，在频偏较大的情况下，估算频偏的大小，自适应设置环路的带宽，实现较短的捕获时间和较好的信噪性能。整个设计基于XILINX公司的ISE开发平台，并用Virtex-II系列FPGA实现。用FPGA实现调制解调器具有体积小、功耗低、集成度高、可软件升级、扰干扰能力强的特点，符合未来通信技术发展的方向。-According
ADSL
- ADSL （Asymmetric Digital Subscriber Line ，非对称数字用户环路）是一种新的数据传输方式。它因为上行和下行带宽不对称，因此称为非对称数字用户-ADSL (Asymmetric Digital Subscriber Line Asymmetric Digital Subscriber Loop) is a new way of data transmission. It uplink and downlink bandwidth asymmetry, know
my_QPSKmod_201107
- qpsk解调与调制 包括滤波器 环路滤波器等多个过程内容-carrier frequency for modulation and demodulation
AD5421_cn
- 是一款完整的环路供电型4 mA-20 mA数模转换器(DAC)，专为满足工业控制领域智能发射器制造商的需求而设计。作为一种完全集成的高精度、低成本解决方案，该器件采用紧凑型TSSOP和LFCSP封装-AD5421 DATASHEET AD5421 DATASHEET AD5421 DATASHEET
bf53x_audio
- OpenADSP开源社区的ADSP-EDU-BF53x开发板上的音频环路测试代码。-The open-source community ADSP-EDU-BF53x OpenADSP development board audio loop test code.