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qdq
- 数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。通过定时电路和译码电路将秒脉冲产生的信号在显示器上输出实现计时功能，构成扩展电路。经过布线、焊接、调试等工作后数字抢答器成形。-Digital Responder extended from the main circuit and the circuit. Priority encoder circuit, latch, decoder
4luqiangdaqikechsheji
- 数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并数码管上显示选手的编号，同时扬声器给出声音提示；同时封锁输入电路，禁止其它选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。抢答器具有定时抢答的功能，且一次抢答的时间为3秒。当主持人启动“开始”键后，要求定时器立即进行减计时，并用显示器显示通过定时
FourquizResponder3
- 数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并数码管上显示选手的编号，同时扬声器给出声音提示；同时封锁输入电路，禁止其它选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。抢答器具有定时抢答的功能，且一次抢答的时间为3秒。当主持人启动“开始”键后，要求定时器立即进行减计时，并用显示器显示通过定时
4renqiangdaqi
- 数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并数码管上显示选手的编号，同时扬声器给出声音提示；同时封锁输入电路，禁止其它选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。抢答器具有定时抢答的功能，且一次抢答的时间为3秒。当主持人启动“开始”键后，要求定时器立即进行减计时，并用显示器显示通过定时
zhilijingsaiqiangdaqi
- 数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并数码管上显示选手的编号，同时扬声器给出声音提示；同时封锁输入电路，禁止其它选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。抢答器具有定时抢答的功能，且一次抢答的时间为3秒。当主持人启动“开始”键后，要求定时器立即进行减计时，并用显示器显示通过定时
D_latch
- actel fpga Verilog D锁存器-actel fpga Verilog D latch
4-10-VHDL-f1
- 四位10进制VHDL频率计设计说明 四位频率计的结构包括一个测频率控制信号发生器、四个十进制计数器和一个十六位锁存器（本例中所测频率超过测频范围时有警示灯）。-Four 10-digit frequency counter VHDL design descr iption of the structure of the four frequency meter includes a measuring frequency control signal generator, four deci
8weishujusuocunqi
- 位数据锁存器，用于存储数据来进行交换，使数据稳定下来保持一段时间不变化，直到新的数据将其替换。 -8-bit data latch for storing data to be exchanged and the data stabilized for a period of time does not change until the new data to replace it.
statemaschine
- 5状态状态机，1为计数器，2为锁存器，3为向上加一，4为向下减3,5为停止技术在输出为10的时候-5 state state machine, 1 counter, latch 2, 3 plus one up, 4 down to minus 3,5 to stop technology, when the output is 10
CZ6603
- CZ6603芯片是一个具有恒定电流的LED驱动器，它主要为装饰性LED照明系统及室内/外LED显示屏而设计，非常适合用于需要接力串接的LED照明系统。CZ6603拥有3个独立的输出驱动通道，每个通道均能实现独立的256级PWM灰度控制，并能输出高达100mA的恒定LED驱动电流。CZ6603内部包含串行移位寄存器，数据锁存器，输出寄存器，带隙基准电压源，内部振荡器和可编程恒定电流驱动器。CZ6603的2-线传输控制方法由华夏经典微电子专门为可级联的LED照明装饰系统所设计，具有速度快，可靠性高，
display
- 该程序完成8位数码管的动态显示，显示内容为YOURNUMBER表格中的数字。 数码管为共阳数码管，由P0口提供段码和位选信号，P0口的输出由段码锁 存器和位选锁存器控制，段码锁存器的控制信号来自于P1.3，位选锁存器 的控制信号来自于P1.2。-The process is complete 8-bit dynamic digital display, display table numbers for the YOURNUMBER. LED digital tube for a t
lesson1_1
- 当P0作为I/O口使用时，特别是作为输出时，输出级属于开漏电路，必须外接上拉电阻才会有高电平输出；如果作为输入，必须先向相应的锁存器写“1”，才不会影响输入电平。-When P0 as the I/O port to use, especially as the output, open drain output stage circuit is to be an external pull-up resistor will have a high output if, as input, t
Ward-Calling-System_-timing-_latch
- 病房呼叫系统 锁存器 计时模块 优选模块 时间模块-Ward calling system timing module latch time module selection module
scq
- 锁存器用于可编程控制器编码用的，其实我也不大懂，照书写的，有怪莫怪-Latches used for the programmable logic controller code, in fact, I do not quite understand, according to writing, there are strange No wonder, then
myprjct
- 一个锁存器，单纯简单的，没什么好用的，以后再穿好的上来-A latch, simple simple, nothing easy to use, wear good up after
clock89C51
- 这是用AT89s51做的一个简单电子钟，它有六个LED数码管组成，HC573作为锁存器，电路较为简单，适于初学者应用！-This is done with a simple AT89s51 clock, it has six LED digital tubes, HC573 as a latch, the circuit is simple, suitable for beginners application!
pljcx
- 测频控制 锁存器 计数器 顶层文件 -Frequency counter top-level file control latch
suocunqi
- 锁存器机及其激励内容包含锁存器程序及其激励程序朗朗上口-latch and it s jili prosursor，very good simulation,useful ziliao
HC595
- 4个移位锁存器HC595驱动，带锁存和输出使能-4 HC595-driven shift latch with latch and output enable
adder_latch
- 用verilog编写了一段地址锁存器的代码，希望能帮助大家！-Prepared using a verilog code address latch, hoping to help you!