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搜索资源列表

  1. Costa_sss

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  2. 科斯塔斯环 有助于载波同步的研究 锁相 载频3.563MHz,初始频率3.5628MHz 绘图显示具体的循环锁相过程 绘图显示相位变化-Costas reference for carrier synchronization fc0=3.563MHz,fc=3.5628Mhz show the process of synchronzation and phase change with figure.
  3. 所属分类:Windows Kernel

    • 发布日期:2017-03-27
    • 文件大小:1130
    • 提供者:张欣蕊
  1. ADF4360-7

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  2. 此程序是c8051f330单片机控制adf4360-7锁相环输出固定点频程序 -This program is controlled by MCU This program is c8051f330 single-chip microcomputer control adf4360-7 phase-locked loop frequency output protection program
  3. 所属分类:嵌入式/单片机编程

    • 发布日期:2017-04-12
    • 文件大小:980
    • 提供者:赵伟
  1. pll_matlab

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  2. 采用二阶换仿真锁相环的matlab代码,仿真结果ok,频偏200kHz.-it is used to simulate the PLL system.
  3. 所属分类:Other systems

    • 发布日期:2017-04-12
    • 文件大小:1141
    • 提供者:张绍龙
  1. PLL_test

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  2. 用FPGA实现锁相环分频,将基准时钟频率通过PLL核分频生成多种时钟生成。(Phase-locked loop with FPGA to achieve frequency division, the frequency of the reference clock through the PLL core frequency to generate a variety of clock generation.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-18
    • 文件大小:235520
    • 提供者:棋墨黑白
  1. mash

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  2. MASH源码应用于小数分频的锁相环,可以了解小数分频算法噪声分布情况。(The source code of MASH is applied to the phase-locked loop of decimal frequency division, which can understand the noise distribution of the decimal frequency division algorithm.)
  3. 所属分类:其他

    • 发布日期:2018-04-21
    • 文件大小:1024
    • 提供者:kevinone
  1. ADF4355 数据手册

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  2. ADF4355是微波宽带(54-6800MHz)可实现小数N分频或整数N分频锁相环(PLL)的频率合成器,高分辨率38位模数,低相位噪声电压控制振荡器(VCO),可编程1/2/4/8/16/32/64分频输出,模拟和数字电源为3.3 V,主要用在无线基础设施(W-CDMA,TD-SCDMA,WiMAX,GSM, PCS,DCS,DECT),点到点/点到多点微波链路(ADF4355 microwave broadband (54-6800 MHZ) can realize the decimal
  3. 所属分类:单片机开发

    • 发布日期:2018-04-30
    • 文件大小:764928
    • 提供者:悟与
  1. A7302_01_Reference code for A7302B

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  2. A7302C是一个非常易于使用的CMOS射频发射机子1 ghz许可免费ISM波段(315/433MHz)。 这是一个fsk/ask与四步可编程单片射频发射机,功率放大(max 10 dbm @ 433 mhz)。 这个设备集成了一个完全压控振荡器和锁相环合成器。(A7302C is a very easy to use CMOS RF transmitter with 1 GHz licensed free ISM band (315/433MHz). This is a fsk/ask and
  3. 所属分类:其他

    • 发布日期:2018-05-03
    • 文件大小:462848
    • 提供者:knoe
  1. FPGA等精度频率计

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  2. 先预置一个闸门信号,将该闸门信号作为D触发器的输入端,将被测信号作为D触发器的时钟,当闸门信号有效的时候(即从0到1的时候),在被测信号的上升沿来临的时候,闸门信号被送到D触发器的Q端口。D触发器的Q端口分别连接两个计数器,一个计数器对基准时钟计数(板子上的50M时钟或者用锁相环倍频后的高速时钟),另一个计数器对被测信号计数。当闸门信号有效被送到Q端口的时候,使能这两个计数器进行计数,当基准时钟计数到1s的时候,闸门信号拉低,无效(产生时间宽度为1s的闸门),计算这1s的时间内,被测信号计数了多
  3. 所属分类:VHDL编程

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