搜索资源列表
Low_Power_Design
- 集成电路设计中的低功耗设计概述。讲了功耗概念，低功耗方法策略等。-Integrated circuit design low-power design overview. About the concept of power consumption, low-power approach strategies.
VLSI-Digital-Signal-Process
- 这是一本介绍超大规模集成电路设计的书籍，相信会有帮助-This is an introductory VLSI design books, I believe will be helpful
verilog_example
- 集成了多个集成电路设计源代码，保证测试正确完整-verilog
zhengxuanxinhaofashengqi
- 使用ISE 软件调用IP 核进行数字集成电路设计的方法，正弦信号发生器-Use ISE software call IP core digital IC design method, sine signal generator
ASIC-foundation
- 本书是学习专用集成电盹设计的基础敏材。主要内睿包括集成电路设计技术发展历程 专用集成电路设计要求数字与模拙集成电路基本单元与基本模块设计!数字电路Vl lO l 设 计方法理辑模拙与电路估真版图世计与可编程器件实现方法集成电路的损l 试常用PC f) l版的EDA ì9:i-才工具软件介绍， 1- ).且Cauellce 简明操作规程。 本1月在白:重基础知识介绍的同时!配备了六个上机操作实验。 本书不仅届古于电于科学与技术专业大学生学习!也适合于其它工科电类学生及研究生
EDAhandbook
- 集成电路设计中EDA电路设计使用教程，学生用-Integrated circuit design in EDA circuit design using the tutorial,for students
11
- HSPICE 全加全减器设计 带波形仿真文件 超大规模集成电路设计-HSPICE full adder full subtracter design with VLSI design of the simulation waveform files
HSPICE_CMOSedu
- 模拟集成电路HSPICE网表文件，书籍为CMOS集成电路设计-Analog integrated circuit HSPICE netlist file
miaobiao2
- 能实现自动更新的秒表,是经典的集成电路设计源代码-the watch can remember the time and send it to you
clock-generator
- 在集成电路设计中，时钟乃必备元素，但时钟产生器一般为模拟或者数模混合电路，在以数字电路为主的ASIC设计中，一般使用其模型来仿真。 写一个时钟产生器模块。-In integrated circuit design, the clock is an essential element, but the clock generator is generally analog or mixed analog-digital circuits, digital circuits based ASIC
fifo
- fifo的实现，通信集成电路设计的作业，包含模块源程序，源代码，适合初学者。-The realization of FIFO, communication circuit operation,Module design, test vector，source code,Suitable for beginners,Convenient experiment,Very good, right
VLSI-Project-Median-filer
- FPGA和ASIC实现的图像中值滤波模块，各模块的仿真结果以及MATLAB,Modelsim联合仿真。这是中科大超大规模集成电路设计优化的final project。附有最终版的report和presention。-FPGA and ASIC implementation of image filtering modules, each module of the simulation results and MATLAB, Modelsim co-simulation. This is the
cadence-verilog-a-language-reference
- 这个是cadence公司的verilog-a学习手册，非常全面，是模拟集成电路设计的好助手-This is the company' s cadence verilog-a study manual, very comprehensive, is the analog integrated circuit design, a good assistant
chrt35dg_SiGe
- cadence virtuoso集成电路设计库，懂的人一定知道-cadence virtuoso
yiqun
- 蚁群优化算法最初用于解决TSP问题，经过多年的发展，已经陆续渗透到其他领域中，比如图着色问题、大规模集成电路设计、通讯网络中的路由问题以及负载平衡问题、车辆调度问题等。-Ant colony optimization algorithm for solving the TSP problem initially, after years of development, has been gradually penetrate into other areas, such as graph col
Eight-way-responder
- 本次设计使用了74系列常用集成电路设计的数码显示八路抢答器的电路组成、设计思路及功能。此次设计的抢答器同时供8名选手或8个代表队比赛，分别用8个按钮S1~S8表示。设置一个暂停，系统复位和抢答控制开关S，该开关由主持人控制。当其中一路抢先接通电路后，装置自动切断其他电路的信号，同时答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时扬声器发出报警声响提示。如过倒计时二十秒后无人抢答，系统自动复位，倒计时小于五秒发出报警提示。-This design uses 74
芯片手册
- 芯片，英文为Chip；芯片组为Chipset。芯片一般是指集成电路的载体，也是集成电路经过设计、制造、封装、测试后的结果，通常是一个可以立即使用的独立的整体。“芯片”和“集成电路”这两个词经常混着使用，比如在大家平常讨论话题中，集成电路设计和芯片设计说的是一个意思，芯片行业、集成电路行业、IC行业往往也是一个意思。实际(Chip, chip for chip in Chipset. Chip generally refers to the carrier of the integrated ci
至简设计法--万年历
- 万年历 工程说明 在FPGA设计中，数字万年历属于小规模集成电路。从原理上来讲，是典型的数字电路，包括组合逻辑电路和时序电路。基于FPGA开发除设计简便、开发成本低、电路简洁等，更具备功能设计灵活方面的优势。 案例补充说明 万年历是记录一定时间范围内的年历，其名称只是一种象征，表示时间跨度大。由于其功能非常常用，且极为方便人们查询使用，因此广泛应用于钟表、历书出版物、电子产品、电脑软件和手机应用等行业中。(Perpetual calendar Engineering descr iption
蚁群算法（路径规划程序）
- 蚁群算法是一种群智能算法，也是启发式算法。基本原理来源于自然界蚂蚁觅食的最短路径原理。蚁群算法根据模拟蚂蚁寻找食物的最短路径行为来设计的仿生算法，因此一般而言，蚁群算法用来解决最短路径问题，并真的在旅行商问题（TSP，一个寻找最短路径的问题）上取得了比较好的成效。目前，也已渐渐应用到其他领域中去，在图着色问题、车辆调度问题、集成电路设计、通讯网络、数据聚类分析等方面都有所应用。(Ant colony algorithm is a population intelligent algorithm,
add.v
- 这是verilog的加法器。它可用于超大规模集成电路设计。(This is an adder by Verilog. It can be used for VLSI design.)