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搜索资源列表

  1. FPGACPLD

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  2. 在数字电路的设计中,时序设计是一个系统性能的主要标志,在高层次设计方法中,对时序控制的抽象度也相应提高,因此在设计中较难把握,但在理解RTL电路时序模型的基础上,采用合理的设计方法在设计复杂数字系统是行之有效的,通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高,并且系统的工作频率可以达到一个较高水平
  3. 所属分类:嵌入式/单片机编程

    • 发布日期:2008-10-13
    • 文件大小:1032760
    • 提供者:chenq
  1. USBHost+gba_nds_fat

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  2. 看到最近大家都关心 usbhost 的实现, 论坛上能找到的代码仅是一些简单的 demo , 完整的源码级的协议层是找不到的 我就贡献一把, 将我前一段时间移植成功的 USBHost 代码奉上 注意事项 1. ohci 层移植自 u-boot-1.3.2-rc3 2. fat 层移植自 gba_nds_fat 3. 本代码只是我产品中的一部分, 使用 Keil RTL 操作系统, 任务为 void task_usb(void) __task 保证完整, 想要跑起来可能需
  3. 所属分类:单片机(51,AVR,MSP430等)

    • 发布日期:2008-10-13
    • 文件大小:71034
    • 提供者:caj
  1. RTL-lwIP-0.6

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  2. 经典的TCP/IP协议栈,非常适合于开发者从代码的角度来理解tcp/ip的原理
  3. 所属分类:TCP/IP协议栈

    • 发布日期:2008-10-13
    • 文件大小:914869
    • 提供者:rabbit
  1. FPGAdatatransport

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  2. 本文设计的FPGA模块需要对GPS、便携打印机和串口数据进行处理,将详细介绍如何设计FPGA和不同外设之间的数据传输。同时,在RTL编码中,编写使综合与布局布线效果更佳的代码。
  3. 所属分类:GPS编程

    • 发布日期:2008-10-13
    • 文件大小:11876
    • 提供者:zhanyi
  1. paobiao

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  2. 软件开发环境:ISE 7.1i 仿真环境:ModelSim SE 6.0 1. 这个实例实现通过ModelSim工具实现一个具有“百分秒,秒,分”计时功能的数字跑表; 2. 工程在project文件夹中,双击paobiao.ise文件打开工程; 3. 源文件在rtl文件夹中,paobiao.v为设计文件,paobiao_tb.tbw是仿真测试文件; 4. 打开工程后,在工程浏览器中选择paobiao_tb.tbw,在Process View中双击“Simulation
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:156342
    • 提供者:李华
  1. traffic_control

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  2. 软件开发环境:ISE 7.1i 仿真环境:ISE Simulator 1. 这个实例实现通过ISE Simulator工具实现一个具有两个方向共八个灯的交通灯控制器; 2. 工程在project文件夹中,双击traffic.ise文件打开工程; 3. 源文件在rtl文件夹中,traffic.v为设计文件,traffic_tb.tbw是仿真波形文件; 4. 打开工程后,在工程浏览器中选择traffic_tb.tbw,在Process View中双击“Simulation
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:249362
    • 提供者:李华
  1. verificationOfSLMandRTL

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  2. Design for Verification in System-level Models and RTL, very good and classic
  3. 所属分类:Windows编程

    • 发布日期:2008-10-13
    • 文件大小:371841
    • 提供者:rain chen
  1. aes128-rtl

    0下载:
  2. 本程序是AES128 加密算法硬件实现源程序。符合NIST FIPS-197标准
  3. 所属分类:加密解密

    • 发布日期:2008-10-13
    • 文件大小:9998
    • 提供者:Alex
  1. Synchronozier

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  2. 多时钟域下同步逻辑的RTL代码(包括数据同步器和控制信号万能同步器)
  3. 所属分类:微处理器(ARM/PowerPC等)

    • 发布日期:2008-10-13
    • 文件大小:5253
    • 提供者:李艳
  1. 整数DCT变换的设计与实现

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  2. 1. 本实例实现整数DCT的功能,并以一维为例子在modelsim里面看仿真结果; 2. 1ddct是工程所在目录; 3. 源文件在rtl文件夹里面;
  3. 所属分类:源码下载

    • 发布日期:2010-09-11
    • 文件大小:427394
    • 提供者:564203491
  1. RTL

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  2. a binary hanlding class
  3. 所属分类:Windows编程

  1. 典型实例10.8 字符LCD接口的设计与实现

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  2. 典型实例10.8 字符LCD接口的设计与实现 软件开发环境:ISE 7.1i 硬件开发环境:红色飓风II代-Xilinx版 1. 本实例控制开发板上面的LCD的显示; 2. 工程在\project文件夹里面 3. 源文件和管脚分配在\rtl文件夹里面 4. 下载文件在\download文件夹里面,.mcs为PROM模式下载文件,.bit为JTAG调试下载文件。,Typical examples of character LCD interface 10.8 The Des
  3. 所属分类:VHDL编程

    • 发布日期:2017-03-23
    • 文件大小:313607
    • 提供者:王磊
  1. 80211b-simlink.rar

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  2. 802.11b simulink simulation source code for PHY layer. It can be used to generate bit-true test vector for RTL level design(FPGA). ,802.11b simulink simulation source code for PHY layer. It can be used to generate bit-true test vector for RTL level d
  3. 所属分类:Communication

    • 发布日期:2017-03-27
    • 文件大小:88441
    • 提供者:freedragon
  1. RTL

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  2. 256位有符号整数乘法器,个人学习时编写,接口为IPBUS,用verilog语言编写-256-bit signed integer multiplier, when writing individual learning, the interface IPBUS, with verilog language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:2918
    • 提供者:
  1. 8051单片机源码verilog版本

    1下载:
  2. 8051单片机源码verilog版本 包括rtl, testbench, synthesis ,Verilog source code version of 8051, including rtl, testbench, synthesis
  3. 所属分类:单片机(51,AVR,MSP430等)

    • 发布日期:2017-03-25
    • 文件大小:509633
    • 提供者:carol
  1. USB2.0IP(RTL)

    4下载:
  2. USB2.0 IP核,ASIC,FPGA可用,Verilog HDL源代码-USB2.0 IP,Verilog HDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-08-29
    • 文件大小:64776
    • 提供者:AmazingEric
  1. rtx-source

    3下载:
  2. ARM rtl kernel 源代码带有详细注释-ARM rtl kernel source code with detailed comments
  3. 所属分类:微处理器(ARM/PowerPC等)

    • 发布日期:2013-03-07
    • 文件大小:27416
    • 提供者:丁云荣
  1. IFFT-RTL

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  2. 本人自己写的可实现512点或64点IFFT算法的verilog硬件代码-the verilog code for IFFT algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-25
    • 文件大小:279701
    • 提供者:李慧
  1. mdio

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  2. MDIO verilog RTL代码,SOC可以通过MDIO接口来访问外部PHY等慢速外设-MDIO verilog RTL code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-27
    • 文件大小:4096
    • 提供者:dingyy
  1. Camera_Interface_Verilog

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  2. 该源代码包是基于片上系统的摄像头接口的Verilog语言程序,它包括以下5部分:RTL源代码,测试平台,软件仿真C代码,FPGA综合时的sdc和ucf文件,说明文档。-This source code package is the camera interface module based on the SoC use Verilog language. It has the following 5 parts: RTL code, testbench, software simulating
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:348043
    • 提供者:jinjin
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