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pll_improvement
- 一种改进的全数字锁相环设计 一种改进的全数字锁相环设计-an improved DPLL design an improved design DPLL
dpll_disign
- 关于数字锁相环的一点东西,关于数字锁相环的一点东西
FPGA_some_pll
- 关于数字锁相环的一点东西,可以下来看看
digitalPLL
- 数字锁相环实现源码，有很大的参考价值。 由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成.
verilog
- 采用用verilog语言编写的全数字锁相环的源代码。-Verilog language used by all-digital phase-locked loop' s source code.
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- 关于数字锁相环方面的代码,觉得还可以，或许对大家有用-the code of the pll
pll
- 实现同步时采用锁相环，锁相环实现的原理，及源代码，-Implementation of the principle of phase-locked loop, and the source code,
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- wcdma里面扩频所需的0号扰码源文件，并产生S行曲线，实现超前滞后门位同步-this is GOOD!
PLL
- 锁相环问题的仿真，可以解决数字锁相环的仿真问题-Phase-locked loop simulation problem, can solve the problem of digital phase-locked loop simulation
weitongbu
- 数字锁相环实现位同步信号的提取,含电路图，和源代码-Digital phase-locked loop to achieve bit synchronization signal extraction, including schematics, and source code
The_shortwave_high-speed_QAM_signal_fast_without_j
- 一种短波高速QAM信号快速无抖动码元同步方案的设计,文章基于Gardner定时误差检测算法、预滤波和一阶过零检测锁相环理论,结合卡尔曼 滤波算法,设计了一种快速无抖动的短波高速QAM信号全数字解调码元同步方案,从理论上 推导了方案中各个参数的设置方法,并在不同的信道环境下测试算法的性能,仿真结果显示 该方案具有优良的性能。 -A short high-speed QAM signal symbol timing quickly without jitter in the desi
bit-sychronization
- 全数字锁相环实现位同步，通过3个触发器实现码元的边沿提取。基带码采用M序列仿真。-DPLL to achieve bit synchronization, achieved through three trigger symbol of the edge extraction. Baseband codes using M-sequence simulation.
paper3
- MPSK解调的关键在于载波同步和码元同步．这里采用 数字锁相环实现载波同步和码元同步.pdf-MPSK demodulation key symbol synchronization and carrier synchronization. Here digital phase-locked loop carrier synchronization and symbol synchronization. Pdf
CEUZRZQ
- 实现4阶数字锁相环,老外写的,有详细注释,如果您觉得不错,就re一下()
KEXQ30
- 关于数字锁相环方面的代码,觉得还可以,或许对大家有用()