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PLLprogram
- 数字锁相环程序，适合于FM、AM开发 数字锁相环程序，适合于FM、AM开发-DPLL procedures for FM, AM Development DPLL procedures for FM, AM Development
010919.pdf
- 全数字锁相环ＶＨＤＬ描述并实现功能仿真，另附有图形说明-DPLL VHDL descr iption and achieve functional simulation, followed by graphic shows
verilogpll1234
- 基于verilog的全数字锁相环的设计，基于verilog的全数字锁相环的设计。-verilog DPLL the design, verilog based on the DPLL design.
200761311574149479
- 介绍了如何使用数字锁相环,如何用VHDL实现数字锁相环-on how to use the DPLL, how to use VHDL DPLL
DPLL
- 介绍了一宽带的数字锁相环的实现方法，欢迎大家踊跃下载
ShuZiSuoXiangHuan
- 数字锁相环数学模型,对有研究信号调制的数学建模.
DPLL_Circuit
- 本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并 给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。
dpll_fpga
- 基于FPGA设计数字锁相环，提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案
pll
- 数字锁相环教案。 数字锁相环教案。
PLL
- 国外一篇很好的数字锁相环（PLL）设计文档（解压后PLL.pdf），不可不看呦！
DigitalPLL
- 介绍数字锁相环的基本结构,详细分析基于FPGA的数字锁相环的鉴相器、环路滤波器、压控振荡器各部分的实现方法,并给出整个数字锁相环的实现原理图。仿真结果表明,分析合理,设计正确。
数字Costas环的设计与实现
- 针对扩频系统的载波同步, 研究了数字Costas 环的设计和实现方法。介绍了数字Costas 环的结构、实现载波同步的基本方法。以二阶环为例, 分析了数字锁相环的环路滤波器的参数设计方法, 为数字Costas 环的设计提供了参考。提出了在高速信号处理板(以FPGA 和DSP 为基础) 中数字Costas 环的实现方案, 经工程验证, 能够实现载波同步, 解调出所需信号.
dxz
- 低相噪、低杂波数字锁相环路滤波器的设计,caj格式，下载前请安装相应阅读器-Low phase noise, low-noise digital phase-locked loop filter design, caj format, download the pre-install the corresponding reader
111
- 数字鉴相器,数字锁相环频率合成系统FPGA的实现,很有借鉴价值-Digital phase detector, digital PLL frequency synthesizer system FPGA realization of referential value
smart
- 智能 全数字锁相环的设计 -smart all digital PLL design , very good
FSK
- 主要探讨基于FSK制式的主叫号码来电显示的几种解码方式，详细介绍专用电路解调、锁相环解调和数字信号处理器(DSP)软件解调的识别方式，给出相应理论依据和实验数据，最后分析各种解码方式的优缺点。-FSK；HT9032；74HC9046；BF535
dds9851
- 本文主要介绍的是采用直接数字频率合成的短波信号发生器，它主要以微电脑控制部分、直接数字频率合成（DDS）部分、数字锁相环频率合成部分、背光液晶显示部分、功率放大部分等组成。该软件系统采用菜单形式进行操作，操作方便明了，增加了很多功能。它通过启动DDS后，把内存缓存区的数据送到DDS后输出相应的频率，并把数据转换为BCD码，送到液晶显示器进行显示。该系统输出稳定度、精度极高，适用于当代的尖端的通信系统和精密的高精度仪器。-This paper describes the use of direct
2009
- 智能全数字锁相环的设计,基于FPGA实现。-Intelligent all-digital phase-locked loop design, FPGA-based implementation.
verilog_dpll_
- 该源代码是用FPGA实现数字锁相环的逻辑，有需要的可以借鉴参考一下。-The source code is to use FPGA implementation of digital phase-locked loop logic, those in need can draw reference.
fjq1
- 介绍了在数字语音通信中, 利用在系统可编程技术和复杂可编程逻辑器件CPLD, 实现了数字语音的复接和分接 对于其中的单稳态电路的数字化和数字锁相环提取位同步信号也进行了详细的设计说明。实际应用结果表明, 系统工作稳 定可靠, 设计是成功的。-Describes the digital voice communications, the use of in-system programmable technical and complex programmable logic devic